-
EDA-Cont-LED-201006
FPGA-CPLD实习计数器7段数码管控制接口设计与LED显示控制，FPGA译码(FPGA-CPLD internship counter 7-segment LED control interface design and LED display control, FPGA decoder)
- 2013-05-11 23:09:25下载
- 积分：1
-
本代码实现了全加器功能，适合初学者学习
本代码实现了全加器的功能，可供初学者学习-This code implements a full adder functions, for beginners to learn
- 2022-03-09 20:15:10下载
- 积分：1
-
FIFO design
FIFo参考设计16x32 FIFO with simultaneous read/write operations.-FIFO design-16x32 FIFO with simultaneous read/write operations.
- 2022-03-30 00:49:06下载
- 积分：1
-
sequenceur,该模块的主要功能是，控制器，在基本的risc架构中，实现各个模块的控制...
sequenceur,该模块的主要功能是，控制器，在基本的risc架构中，实现各个模块的控制-sequenceur，control
- 2022-11-21 05:05:03下载
- 积分：1
-
5-15
用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特(Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits)
- 2013-04-18 22:58:05下载
- 积分：1
-
vhdl
vhdl状态机设计,文件简单详细易懂，可以使用在交通灯，文件配置等系统上。(vhdl state machine design, simple, detailed and easy to understand, you can use the traffic light system file configuration file.)
- 2012-09-04 15:21:53下载
- 积分：1
-
DDSN
quartus II 13.0 DDS工程文件，采用VHDL编写，可输出正交两路正弦信号。可以直接用modelsim-alter 仿真(quartus II 13.0 DDS project file, using VHDL written two orthogonal sinusoidal output signals. Can be simulated directly modelsim-alter)
- 2021-03-20 16:49:17下载
- 积分：1
-
fpga数码管显示
让你EJ疼没人开门吗维护和输入热火男的竟然也可以看看一份心疼你身边女人很多好的主人你让他愤怒和难题太难太难太难输入你的人难道她和他人的烦恼的童年听到她赫然发红包少年人反而能认识的男人的法人俄方的人体内
- 2023-01-03 09:40:17下载
- 积分：1
-
3P3_wimdow
图像插值算法，窗口为3*3,用于图像的除去死点，以及提高清晰度或者使图像柔和(3*3 window)
- 2012-02-28 15:36:02下载
- 积分：1
-
verilogCRC32
32位bit输入的CRC32校验，verilog的代码，以及modelsim的testbench代码(The encode of CRC32 with 32bit-inputs based on verilog, and according encode of testbench)
- 2012-03-07 10:22:58下载
- 积分：1
