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zzlB
QUARTUSII 9.0 下的三级流水线中值滤波工程，vhdl源程序等。可用于fpga做图像预处理。(the three stage pipeline median filter project under QUARTUSII 9 , VHDL source program. which can be used by FPGA to do image preprocessing.
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- 2011-12-21 16:17:41下载
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eth_frame_gen
帧激励产生器，用于VMM仿真中生成所需要帧以供测试所用(the use for test)
- 2012-02-02 22:19:25下载
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MCU2FPGA_SPI_TB
本程序使用Verilog语言实现了SPI接口的设计，可以直接烧到FPGA实现与MCU的通信,自带有测试文件。(The program uses the Verilog language design SPI interface, you can burn directly communicate with the FPGA, MCU, comes with a test file.)
- 2021-02-26 10:29:37下载
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详细介绍了VHDL的28个程序。从简单到复杂。介绍详细
详细介绍了VHDL的28个程序。从简单到复杂。介绍详细-Details of the 28 procedures VHDL. From simple to complex. Detailed introduction
- 2022-07-24 10:14:53下载
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基于FPGA的FFT算法的设计与实现
基于FPGA实现FFT算法，内容包含论文、程序、仿真等等(Implementation of FFT algorithm based on FPGA)
- 2020-07-02 00:00:07下载
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AD_sample
AD采集模块,设计模块采集AD5270的输出数据(AD Collection module
Design module to collect the output data of AD5270
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- 2020-11-18 16:19:39下载
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用VHDL语言实现数字钟的设计
用VHDL语言实现数字钟的设计，要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1。
- 2022-10-28 10:35:04下载
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CameraLink_Oserdes2_test
40M时钟输入经过iserdes倍频到960M(input 40M o clock and output 960M )
- 2014-02-25 14:06:38下载
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VHDL实现ALU的源代码，并且提供了一个详细的testbench！
VHDL实现ALU的源代码，并且提供了一个详细的testbench！-ALU VHDL source code, and provide a detailed testbench!
- 2022-03-12 21:14:39下载
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I2C_read
说明： I2C读程序，通过状态机描叙,仿真达到要求(I2C Reading, depicts through the state machine, called Simulation)
- 2006-04-07 15:51:19下载
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