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查找序列序列中两个相邻1之间的最大间隔
设计一个能求出一个1之间最大间隙的时序状态机。完成testbench描述，给出综合后的时序仿真结果
- 2022-03-15 04:42:42下载
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lacp
lacp代码，可以参照学习Lacp协议的相关状态机等知识(LACP code, can refer to the relevant state machine learning knowledge of Lacp protocol)
- 2014-12-09 17:14:11下载
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traffic 2
说明： 实现主干道交通灯显示，以状态机程序实现，并用数码管进行红绿灯倒计时的显示，内置计数模块，交通灯控制模块，数码管显示模块，并对各模块用电路图的方式进行连接。对于学习VHDL语言有所帮助。(The main road traffic light display is realized by the state machine program, and the digital tube is used to display the traffic light countdown. The counting module, the traffic light control module and the digital tube display module are built in, and each module is connected by the circuit diagram. It is helpful for learning VHDL.)
- 2020-06-25 19:55:12下载
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UART(RS232)
用VERILOG语言实现的通用异步串行收发器（RS232收发器），波特率可设置，通讯稳定，已成功应用于实际项目。(VERILOG language with universal asynchronous serial transceivers (RS232 transceiver), the baud rate can be set, communication stability, has been successfully applied in actual projects.)
- 2021-04-01 10:59:08下载
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FIFO
Simulation and Synthesis Techniques for Asynchronous
FIFO Design
- 2013-08-27 16:07:08下载
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简单的键盘接口模块程序
一个简单的键盘接口模块程序，对键盘输入的数据和时钟信号进行过滤。过滤后的数据信号PS2Df将被送入两个11位移位寄存器中(A simple keyboard interface module program filters keyboard input data and clock signals. The filtered data signal PS2Df will be fed into two 11-bit displacement registers.)
- 2020-06-24 02:00:02下载
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简易数字钟程序（基于ALTERA quartusII）
一个简易数字钟程序，可以实现24小时精确计时、整点报时、时钟矫正、时钟复位等功能
- 2022-03-20 09:54:44下载
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PWM
说明： 脉冲宽度调制，VHDL代码编写，包括QUARTUSII和MODELSIM工程以及testbench(Pulse width modulation, VHDL coding, including QUARTUSII and ModelSim engineering and Testbench)
- 2020-11-26 09:49:31下载
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CircuitDesignwithVHDL[1]
这主要是学习vhdl和fpga设计的一些资料(study for vhdl and fpga)
- 2009-05-13 09:31:26下载
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verilog代码 cordic 核心
Cordic 核心的100%行为实现。其核心是通过高度可配置的定义。验证平台是包括在内的。请参阅详细信息包括的手册
- 2023-04-19 02:50:03下载
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