-
module_dem
用verilog编写的信号调制解调程序，包括ask,fsk,qpsk的fpga实现(Prepared using verilog signal modulation and demodulation process, including ask, fsk, qpsk of fpga implementation)
- 2009-10-14 14:47:30下载
- 积分：1
-
DVI显示驱动
xilinx V5板子，用来驱动DVI显示的Verilog代码。
可正常显示所需要显示的正常颜色和图案。
将CH7301芯片接到到的视频数据信号，直接显示到DVI显示屏上。
- 2022-03-15 02:06:11下载
- 积分：1
-
mu0
基于Xilinx Spartan6的
一个简单的CPU MU0
VHDL(Based on a simple CPU Xilinx Spartan6 of MU0 VHDL)
- 2020-12-07 08:29:22下载
- 积分：1
-
8-解码器 FPGA
8 位解码器使用 verliog，fpga，使用 verliog，fpga，使用 verliog，fpga，使用 verliog，fpga，使用 verliog，fpga，使用 verliog，fpga，使用 verliog，fpga，使用 verliog 的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯fpga， 8 位解码器使用 verliog，fpga 上的 led 指示灯上的 led 指示灯
- 2022-08-17 17:49:44下载
- 积分：1
-
ber_tester_m
基于FPGA的误码测试仪 （已注释）
--锁相环-M序列生成模块--数据接口模块-
--模拟信道模块---本地M序列生成模块--同步模块--误码统计模块--显示模块-(FPGA-based BER tester)
- 2020-10-28 11:39:58下载
- 积分：1
-
FPGA设计全流程Modelsim+Synplify.Pro+ISE
说明： 介绍了FPGA的使用以及modelsim联合synplify工具的使用方法(This paper introduces the use of FPGA and the use of Modelsim joint Synplify tool)
- 2020-04-14 11:48:29下载
- 积分：1
-
verilog三阶数字锁相环
输入信号为bpsk信号，载波中频为5Mhz，多普勒为10k，接收机三阶锁相环实现对bpsk调制信号的载波进行复制和跟踪,
- 2023-01-30 05:45:03下载
- 积分：1
-
AskPsk
说明： ask psk 编码调制的vhdl 实现(ask psk coded modulation to achieve the VHDL)
- 2005-11-26 09:14:32下载
- 积分：1
-
CPU-Project
说明： CPU设计，包含基本的指令集，能执行简单的程序。考虑了CPU，寄存器，存储器和指令集之间的关系。即读写寄存器，读写存储器和执行指令。(CPU design, including basic instruction set, to execute a simple program. Consider the CPU, registers, memory, and the relationship between instruction sets. That read and write registers, read and write memory and execution.)
- 2011-02-28 17:33:33下载
- 积分：1
-
基于verilog的串口收发协议
基于verilog的串口收发程序，使用组合逻辑加时序逻辑的方式编写，易于灵活修改！
- 2022-09-06 08:45:02下载
- 积分：1
