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基于VHDL数字钟的设计与分析
数字钟是一种用数字电路实现时，分，秒计时的装置，与机械性时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字中从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。因此，我们此次设计与制作数字钟就是为了了解数字钟的原理，从而学会制作数字钟，而且通过数字钟的制作进一步了解各种在制作中用到的中小规模集成电路的作用及实现方法。且由于数字钟包括组合逻辑电路和时序电路，通过它们可以进一步学习与掌握各种组合逻辑电路和时序电路的原理与使用方法。
- 2022-07-10 01:55:17下载
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electricwatch
用VHDL语言设计多功能的电子表。实现基本电子表的时间显示、闹钟、秒表等功能(VHDL language design with multi-functional electronic watch. The time table to achieve basic electronic display, alarm clock, stopwatch functions)
- 2010-05-07 17:11:53下载
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GMSK
说明： 高斯最小频移键控（Gaussian Filtered Minimum Shift Keying），这是GSM系统采用的调制方式。数字调制解调技术是数字蜂窝移动通信系统空中接口的重要组成部分。GMSK调制是在MSK（最小频移键控）调制器之前插入高斯低通预调制滤波器这样一种调制方式。GMSK提高了数字移动通信的频谱利用率和通信质量。(Gauss Filtered Minimum Shift Keying is a modulation method used in GSM system. Digital modem technology is an important part of air interface of digital cellular mobile communication system. GMSK modulation is a method of inserting a Gaussian low-pass pre-modulation filter before the MSK (minimum frequency shift keying) modulator. GMSK improves the spectrum utilization and communication quality of digital mobile communication.)
- 2019-06-14 09:18:30下载
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mypro_synfifo
基于IP核RAM的同步fifo设计，工程使用Xilinx的开发软件ISE(RAM-based synchronization fifo IP core design, engineering, software development using Xilinx ISE)
- 2020-09-22 01:27:56下载
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tb_time_offfset
说明： offset_cancellation code for matlab to hdl
- 2020-06-17 12:20:02下载
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HOWTO_-Get-Configuration-and-Location-Information
this document used for how to get config and location information of PCI card
- 2012-07-21 12:26:16下载
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FPGA读写SDRAM的VHDL程序(已经测试过)
FPGA读写SDRAM的VHDL程序(已经测试过)-SDRAM read and write the VHDL program FPGA (already tested)
- 2022-05-20 21:52:20下载
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四位动态数码管显示数字时钟的分位和秒位。工具：Quartus ii 6.0 语言：VHDL...
四位动态数码管显示数字时钟的分位和秒位。工具：Quartus ii 6.0 语言：VHDL-4 shows the number of dynamic digital tube digital clock and seconds bit. Tools: Quartus ii 6.0 Language: VHDL
- 2023-08-13 03:20:02下载
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这时manchesite编码，VERILOG语言，VHDL的找本站我发的帖子
这时manchesite编码，VERILOG语言，VHDL的找本站我发的帖子-manchesite time coding, VERILOG language, VHDL I find a site in a posting
- 2023-07-15 16:55:02下载
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counter (2)
This tutorial introduce VHDL code for clock pulse and 4-bit counter. With four bits, the counter count from 0 to 15. The timing of the counter is controlled by a clock signal. There will be a clear signal which can reset the counter value.
- 2017-07-18 19:24:12下载
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