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计算机组成原理课程设计(vhdl语言实现)
1. 一位全加器设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY add IS
PORT(a,b,cin:IN STD_LOGIC;
Co,S:OUT STD_LOGIC);
END ENTITY add;
ARCHITECTURE fc1 OF add is
BEGIN
S
- 2023-06-03 00:55:02下载
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6_Sets_of_8051_VHDL_Verilog
it has 6 packages of 8051 sources,including source code(VHDL and Verilog),dc scripts, pdfs, netlists etc. and a MIPS IP package
- 2012-07-02 10:56:02下载
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vhdl coding for Carry Select Adder
这是一个vhdl代码的进位选择加法器及其工作100%。
- 2023-08-26 17:05:04下载
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bt656_decode
将嵌入式BT656格式数据解码出带行场同步信号的YCbCr422格式数据(Decoding Embedded BT656 Format Data to YCbCr422 Format Data with Field Synchronization Signa)
- 2021-01-28 10:38:35下载
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SDRAM 控制器与仲裁者
SDRAM 控制器的多 CPU 系统的公断人将调度内存访问。
- 2023-07-15 19:45:03下载
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using VHDL keyboard scanning procedure can be slightly modified to use
使用VHDL键盘扫描程序，可以稍微修改一下使用
- 2022-03-05 17:56:26下载
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交通灯控制（VHDL）！！！！！！！！！！！！！！！！！！！！！！！！！！…
交通灯控制（VHDL）-Traffic Light Control (VHDL)! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! !
- 2023-03-20 10:30:04下载
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本程序实现任意占空比产生，已经在easyfpga030综合过
本程序实现任意占空比产生，已经在easyfpga030综合过-This procedure generated to achieve an arbitrary duty cycle
- 2022-08-03 13:14:41下载
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mult_16
用verilog实现对三个16位数进行相加乘法器(Three 16-digit sum of the multiplier Verilog)
- 2021-01-03 10:28:55下载
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verilog-lfsr-master
Fully parametrizable combinatorial parallel LFSR/CRC module. Implements an unrolled LFSR next state computation. Includes full MyHDL testbench.
- 2020-06-24 21:40:01下载
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