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仲裁者Verilog
这是编码在 Verilog 用于由 4 个不同端口循环赛样式选择仲裁。理解的状态机的概念，最后我已经编写了代码和台架测试，验证之后它彻底，
请看下面的代码，
注意;-它是有一个轮循仲裁设计一样
我们的任务和功能的一部分是，它不得不等待下一个请求按递增的顺序，直到它给格兰特为该请求。
- 2023-03-20 13:05:03下载
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CCDDRIVE(TCD1206UD)
关于一款线阵CCD TCD1206UD 的驱动设计，波形符合工作要求(On how the system in SOPC using HDL language development from a custom IP core)
- 2020-11-14 09:19:42下载
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myAdc9248
CycloneIV控制采样芯片AD9248-20MHz，VHDL语言(CycloneIV control sampling chip AD9248-20MHz, VHDL language)
- 2017-01-31 21:55:26下载
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GAMMA 校正
基于Altera DE2 实现图像的GAMMA校正， 图像通过DE2 pannel存入sram中，对sram 中的图像像素进行gamma 校正后存回sram中，最终处理效果可通过将DE2连接至CRT屏幕，通过DE2 pannel将图像显示在CRT 屏幕上
- 2022-03-04 23:00:30下载
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LCD1602测试程序
实现对LCD1602的Verilog HDL编程(the program for LCD1602 based on Verilog HDL)
- 2020-06-23 21:00:01下载
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串口通信（发送和接收）
基于verilog语言的串口通信，可以实现数据的发送和接收，代码清晰明了
- 2022-01-21 20:44:37下载
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中值算法
在FPGA上实现的图像处理中值算法，其中包含对输入数据的控制，内容详细，如果需要复杂的
图像滤波算法只需要修改中值模块即可。在altera上可用，如果要再xilinx上使用，只需要将fifo替换即可
- 2022-01-25 13:58:00下载
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FPGA基于DDS数字信号发生器设计（方波、三角波、正弦波）频率可调，步进可调
完整的FPGA项目，下载即可使用。使用时先指定FPGA（项目使用的是Cyclone IV）芯片型号，指定引脚，然后烧录即可。
本项目明显优于网络上其他的DDS信号发生器，产生波形步进十分精细（可调），最高频率高，波形形状好，并且经过signal Tap II 以及泰克示波器的实际测试。还可以进行波形的拓展，只需要对ROM进行重新编写即可，喜欢的朋友们可以下载。
文件解压后16.3M，压缩后11M，不是那些垃圾、骗积分的帖子，希望可以通过交流来获得进步。本人985高校普通本科生一枚，各位朋友们可以相互交流，喷子走开即可。
- 2022-02-05 11:13:52下载
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alu3
用verilog语言编写，一个8-bit ALU，可以完成按字节的+、-和与、或、非操作(Using Verilog language, an 8-bit ALU, to be completed by byte+,- And, or, non-operating)
- 2008-05-12 12:48:49下载
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ug_dsp_builder
本文是Altera公司编写的dspbuilder的设计方法，但是是英文原版的(This article is prepared by Altera Corporation dspbuilder design method, but it is the original English edition of)
- 2008-12-14 01:33:58下载
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