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32_lvds_test
说明： Xilinx 公司Spartan-6系列FPGA实现LVDS，带Modelsim仿真文件，已综合。(Xilinx Spartan-6 Series FPGA implements LVDS with Modelsim simulation file, which has been synthesized.)
- 2020-11-30 20:59:27下载
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lvds_ctr_top
说明： 用verilog编写的LVDS接口驱动程序，采用IOSERDES技术实现，经过Spartan6 FPGA调试验证，有完整的工程。(The LVDS interface driver written in verilog is implemented using IOSERDES technology. After Spartan6 FPGA debugging and verification, there is a complete project.)
- 2020-03-16 10:29:10下载
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sep_fram_v0.0
直接序列扩频系统的收发系统，可以进行参数配置(this is a Verilog program )
- 2016-03-01 13:22:03下载
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终结者扰频器
In 电信, a 扰频器是一种设备，则转置或反转信号或以其他方式进行编码 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2023-04-16 00:10:03下载
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mcu51
说明： 8051单片机mcu的ip核，文件语言为verlilog，内容包含alu/指令解码/ram控制/寄存器结构等(The IP core of 8051 MCU, the file language is Verilog, the content includes Alu / instruction decoding / ram control / register structure, etc)
- 2019-12-29 23:03:14下载
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基于FPGA的数字时钟设计
基于FPGA的数字时钟设计，通过lcd1602显示时钟，时钟可调节，主要针对学习用FPGA来驱动lcd1602显示，以及学习verilog硬件描述语言。
- 2022-02-12 03:20:21下载
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jiaotongdeng
十字路口交通灯的单片机控制源代码 红黄绿三灯 还有数码管时间显示(Intersection traffic lights SCM source code red yellow three lights and LED time display)
- 2011-08-07 23:34:04下载
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PC
说明： Verilog HDL语言编写的32位程序计数器（PC）完整工程及相应仿真，QuartusII7.2下编译通过可正常使用。(Complete engineering and simulation of Verilog HDL language of the 32-bit program counter (PC), QuartusII7.2 compiled through normal use.)
- 2012-09-06 09:07:47下载
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数字钟，带调时加闪烁
24小时计时，可调时间，调时时闪烁，同时输入调时信号去抖
- 2022-01-26 20:17:57下载
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AHB_to_Wishbone_Verilog
说明： 该源代码包是AHB总线到Wishbone总线的交接器，包括以下4个部分：RTL源代码，测试平台，软件测试程序，说明文档。(This source package is the AHB bus to Wishbone bus bridge(wrapper).It has the following 4 parts: RTL codes, testbench, software simulating files, help documents.)
- 2021-01-22 14:48:40下载
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