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io_uart
verilog设计的32位IO口扫描后通过串口发送到计算机(Verilog design of 32 bit IO export after scanning through the serial port to the computer)
- 2012-12-27 00:05:01下载
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QPSK调制的载波频偏估计 LR_algorithm
QPSK调制的载波频偏估计，是一个可以调用的函数。接收端进行了一系列的处理。经典的L&R法(QPSK-carrier frequence offset estimation_ L&R)
- 2020-06-27 04:40:02下载
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ZEDBOARD
ZEDBOARD的管脚分配图和约束文件，包括PCB图和xdc文件(Pin assignment of ZEDBOARD)
- 2021-03-23 21:19:15下载
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RotaryEncoder
基于xilinx spartan 3E开发板，通过旋转编码器实现流水灯的左右移动闪烁变换。(Based on the Xilinx Spartan 3E development board, the left and right flicker transformation of the flow lamp is realized by the rotary encoder.)
- 2018-02-05 11:37:43下载
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uart_test
verilog实现UART收发功能，硬件平台为spartan 6，软件平台为ise14.7(verilog implement UART rx and tx function)
- 2017-10-07 16:34:13下载
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verilog数字式秒表
数字秒表的设计思路是通过一个计数电路，首先对一个时钟进行不同的分频，然后将分频出的时钟分别送给相的的模块，毫秒计数器，秒计数器，分计数器，时计数器，然后经过译码电路送给数码管，显示出相应数字。具体操作则是通过外部的开关防颤动电路来设计控制器，从而达到对计时模块的控制，完成“计数”、“停止”和“复位”的动作。
- 2022-01-22 04:16:59下载
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加密算法的 VLSI 实现
你好，每一个
这是实现的 RC4 加密算法，开发基于从互联网采取的想法
它是非常易于使用：
的步骤： 1：首先，发出复位 (rst)
步: 2:将密码字节--加载到的 password_input 端口。密码的长度是 KEY_SIZE
一步： 3：执行密钥扩展的问题 768 时钟
一步： 4：该模块丢弃根据 RFC 4345 流的第一次弱字节 1536年时钟稍候。
一步： 5：现在，您应该开始接收通过输出总线，一个字节的伪随机流每个时钟。Output_ready 信号信号在输出 K.当存在一个有效的字节时
加密：
通过互联网通信需要对传输数据的每一位应该是很高安全加密虽然因此转移 RC4 来玩。这种算法瀑布流密码，可在其中一点一点地执行加密的类别下。
- 2022-05-17 15:31:05下载
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BRAT
early branch rename table(store rename table once the branch instruction comes in. Used in out of order pipeline processor)
- 2012-03-27 15:15:08下载
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FLASH_PCB
M25P64-SPI-FLASH芯片的FPGA控制程序，已仿真验证(M25P64- SPI- FLASH chip FPGA control program, simulation)
- 2020-08-28 16:48:12下载
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赛灵思ddr3控制器
赛灵思ddr3控制器xilinx_ddr3_mig_x32_400mhz，在镁光DDR3上验证通过，位宽32bit，频率800M，改进了时钟生产模块，能够适应任何频率外部时钟。赛灵思ddr3控制器xilinx_ddr3_mig_x32_400mhz，在镁光DDR3上验证通过，位宽32bit，频率800M，改进了时钟生产模块，能够适应任何频率外部时钟。
- 2022-12-27 19:55:08下载
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