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30 vhdl source for the beginning of the study vhdl helpful, and can help to unde...
三十个vhdl源码,对于刚开始学习vhdl的很有帮助,可以帮助理解数字电路-30 vhdl source for the beginning of the study vhdl helpful, and can help to understand digital circuit
- 2022-06-13 15:54:10下载
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这是我自己写的4人表决器源码,在xilinx Spartan3E 上已经调试成功,拿出来与大家分享!...
这是我自己写的4人表决器源码,在xilinx Spartan3E 上已经调试成功,拿出来与大家分享!-that I wrote four voting machine source code, In xilinx Spartan3E debugging has been successful, with the show to share with you!
- 2022-01-27 20:17:47下载
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0到255任意整数半整数分频Verilog HDL.rar
0到255任意整数半整数分频Verilog HDL.rar-0-255 arbitrary integer half-integer frequency division Verilog HDL.rar
- 2022-02-06 06:46:57下载
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实现了lcd1602显示的功能,可以在lcd上显示“年”字,有利于初学者学习lcd在fpga上显示,采用文本编辑的,利用quartus ii 702...
实现了lcd1602显示的功能,可以在lcd上显示“年”字,有利于初学者学习lcd在fpga上显示,采用文本编辑的,利用quartus ii 702-Achieved lcd1602 display function, you can lcd display " " The word will help beginners learn lcd display in the fpga, using a text editor, using quartus ii 702
- 2022-07-02 20:54:47下载
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tanchishe-QuartusII
VGA显示FPGA实现的VHDL语言的贪吃蛇游戏设计
本设计分为6个模块主要是扫描模块 VGA现实和控制模块 游戏设计的模块 电源模块等
用QUARTUS2仿真运行(VGA display FPGA VHDL language to realize the Snake game design
The design is divided into six modules mainly scanning module VGA module power module and control module reality game design, etc.
Simulation run with QUARTUS2)
- 2020-11-06 10:09:50下载
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fft
FPGA实现FFT算法的源代码及工程文件,此工程为ISE工程项目。有详细的说明,可以运行。(FPGA Implementation of FFT algorithm source code and project files, this works for the ISE project. There are detailed instructions, you can run.)
- 2013-10-12 17:21:32下载
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一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S,用三位数码管显示。
(1) 倒计时:通
一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S,用三位数码管显示。
(1) 倒计时:通过小键盘可以实现设定计时时间(以秒为单位,最大计时时间为99.9秒)。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后,自动停止倒计时,同时响铃。
(2) 顺计时:初始值为00.0S,通过键盘实现开始计时和结束计时功能。计时结束后,显示记录的时间。
(3) 用三个发光二极管正确显示以下状态:倒计时状态、顺计时状态、待机状态。
(4) 每当接收到有效按键时,蜂鸣器发出提示声。
顺计时在一次计时中可以记录三个不同的结束时间,并能通过按键显示三次所记录的时间。
-err
- 2022-04-28 05:01:24下载
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VHDL开发环境,出租车计费系统,实现起步10元,每增加一公里,自动上涨2元。...
VHDL开发环境,出租车计费系统,实现起步10元,每增加一公里,自动上涨2元。-VHDL development environment, taxi billing system to achieve the initial 10 yuan for each additional mile, automatic up 2.
- 2022-03-26 01:55:17下载
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ASYNC_FIFO_SYNTH
This file contains async fifo design
- 2014-03-01 20:48:22下载
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用VHDL语言编写的代码,以供大家学习和交流,方便大家学习!...
用VHDL语言编写的代码,以供大家学习和交流,方便大家学习!-prepared using VHDL code for all to study and exchange to facilitate learning!
- 2023-01-23 12:20:04下载
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