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median
说明： 用verilog编辑的中值滤波器！语言旁表有注释方便理解！(Using Verilog editor median filter! Language beside the table annotated to facilitate understanding!)
- 2008-11-03 09:21:18下载
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forwarding
浙江大学体系结构实验课代码，5级流水线实现旁路和停顿(5-stage pipeline to achieve realization of the bypass pipeline bypass pause 5 pause)
- 2020-09-26 12:07:46下载
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AHB_SRAM
说明： 实现AHB转SRAM接口实现，支持猝发，零等待延迟(Implementation of AHB to SRAM Interface)
- 2019-04-28 11:41:48下载
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alpha011410
Firmware setopbox Ali3329B
- 2016-04-03 19:16:28下载
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CCT
spansion file system包括FTL功能, 支持NAND, NOR, SPI flash.(spansion file system including FTL module, support NAND, NOR, SPI flash.)
- 2021-02-04 13:09:58下载
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ass1_3_safe
The objective of this project is to design and implement the controller for an electronic safe. You will interface a 16-button keypad to the NIOS boards. The combination code of the safe will be the last
- 2011-03-05 01:17:22下载
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74ls165
74ls165电路源代码verilog,已经验证。(74ls165 verilog)
- 2020-11-22 22:59:34下载
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串口FIFO接口设计
本设计基于RS232进行了一个串口模块的设计，另外把一个FIFO加入其中，使得串口可以通过先进先出的模式进行数据的传输。
- 2022-02-06 07:50:32下载
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cnt
在ise开发环境下，建立顶层模块和子模块的层次结构，其实现的功能是一个可复位课暂停开始继续的建议秒表(In ise development environment, establish a hierarchy of top-level modules and sub-modules, and its function is to achieve a resettable class resumes proposal to suspend the stopwatch)
- 2014-11-03 19:35:21下载
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FPGA_UART_FIFO
fpga与pc的串口通信，使用fifo作为数据缓存。数据从串口读入，存入读取缓存rdfifo里面，然后由控制模块控制，将数据存入写出缓存wrfifo中，串口TX口向WRFIFO发出读取数据的请求，读取数据。
- 2022-01-21 06:22:51下载
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