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mun_base
adfvff f fdfs f dvdsz dz vdzsvd hdfdgvaz
- 2019-03-28 07:33:03下载
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PipelineCPU_5stage_verilog
管道 CPU 与 5 阶段： 如果、 ID EX MEM，WB。每个模块都有一台试验。它包含一个整个的 ISE 项目。您可以直接运行它。ROM 模块已预先存储指令作为一个实例。
- 2022-07-17 12:45:49下载
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一种FPGA实现的串口开关双控的USB切换器
多件键盘键值向上位机串口输出，接受并执行上位机串口的控制，串口使用ASCII码传输，串口逻辑控制逻辑按键去抖均采用Verilog实现。读此代码可以理解串口收发逻辑、键盘去抖、串口控制逻辑，相信对业内人士有所帮助，内附ASCII与HEX换算表
- 2022-04-07 11:13:56下载
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基于verilog的串口收发协议
基于verilog的串口收发程序，使用组合逻辑加时序逻辑的方式编写，易于灵活修改！
- 2022-09-06 08:45:02下载
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基于MATLAB模型设计的FPGA开发与实现
说明： MATLAB的SIMULINK和FPGA联合设计滤波器等，摆脱了传统的代码设计。(MATLAB's SIMULINK and FPGA jointly design filters and so on, and get rid of the traditional code design.)
- 2020-10-23 16:07:23下载
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模拟Sim的简单代码
module example_3_1(A, B, C, D, E);
output D, E;
input A, B, C;
wire w1;
and G1(w1, A, B);
not G2(E, C);
or G3(D, w1, E);
endmodule
- 2022-10-09 10:35:03下载
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sim
调试bcm5396，写入和读取内部寄存器功能。功能验证可以用(Debug bcm5396, write and read the internal register function. Functional validation can be used)
- 2020-09-25 11:17:47下载
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数字秒表的设计
设计一个秒表，系统时钟选择时钟模块的1KHz，由于计时时钟信号为100Hz，因此需要对系统时钟进行10分频才能得到，之所以选择1KHz的时钟是因为七段码管需要扫描显示，所以选择1KHz。另外为了控制方便，需要一个复位按键、启动计时按键和停止计时按键，按下复位键，系统复位，所有寄存器全部清零；按下开始键，秒表启动计时；按下停止键，秒表停止计时，并且七段码管显示当前计时时间，如果再次按下开始键，秒表继续计时，除非按下复位键，系统才能复位，显示全部为00－00－00。
- 2022-02-07 06:46:24下载
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7_to_1-LVDS-dispaly-from-FLASH
该代码是基于verilog 实现的代码，可以用于对接受1080P的LVDS视频数据并处理后显示到各种规格的LCD屏幕上，且支持从FLASH中读取BMP的图片数据并实时显示到LCS屏幕(The code is based on the code verilog achieve, it can be used for receiving LVDS 1080P video and data processing displayed on a variety of LCD screen, and support for reading data the FLASH BMP images and real-time display to the LCS screen)
- 2016-02-18 14:06:22下载
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SimpleSpi
master spi的源代码（verilog），包括文档，测试程序(master spi the source code (verilog), including documentation, testing procedures)
- 2007-01-29 21:03:51下载
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