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完成十余卷积过程,简单方便,能够这样那样这样,sorry

于 2022-10-31 发布 文件大小:2.62 MB
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完成十余卷积过程,简单方便,能够这样那样这样,sorry-Convolution process more than a decade to complete, simple and convenient, this can be done this way, sorry

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  • VHDL参数化浮点乘法器
    资源描述利用VHDL语言编写的浮点乘法器,可自定义浮点数位数,即乘数的参数化。具体为二进制有符号的浮点乘法器,二进制补码进行浮点运算。浮点数的表示是仿照IEEE格式,设置成自定义形式。
    2022-01-31 20:33:10下载
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  • quanjiaqi
    4 级流水方式的8 位全加器。。。。。。(Way flow of 4 full adder 8. . . . . .)
    2009-04-29 15:48:35下载
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  • pingpangqiu
    基于basys2的简单的乒乓球小游戏,通过ise13.4开发,使用语言VHDL,能够通过VGA在显示屏显示,能够实现双人对打,有计分功能。(Simple table tennis game, based on basys2 through ise13.4 development, using VHDL language, can through the VGA display shows, can achieve a double play, scoring function.)
    2014-07-04 01:42:00下载
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  • verilog实现的“BCD/七段译码器”。
    verilog实现的“BCD/七段译码器”。-verilog implementation " BCD/Seven-Segment Decoder."
    2022-12-23 05:15:02下载
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  • 33753129vhdl
    对数计算源程序,能够在FPGA中计算某数的对数(Determined on the basis of the source, calculated in the FPGA to a certain number of log)
    2009-06-17 19:41:57下载
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  • 11_rs485_uart_top
    说明:  verilog编写的RS485读写驱动程序(RS485 read-write driver written by Verilog)
    2020-03-08 12:28:10下载
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  • SDC_RDC
    基于FPGA的双通道旋转变压器测角系统硬件设计,分析的比较清楚。(FPGA based dual channel rotary transformer angle measurement system hardware design, analysis of the relatively clear.)
    2011-08-07 20:23:10下载
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  • bcd
    it shows bcd counter
    2013-01-01 16:16:48下载
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  • 16 floating
    16卫浮点FFT算法的VHDL实现,有测试文件。-16 floating-point FFT algorithm Wei VHDL realize, have the test paper.
    2023-03-07 14:45:03下载
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  • tb_modular
    说明:  Matlab to hdl code for Least_square testbench
    2020-06-17 12:20:02下载
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