-
Cadence-Allegro-PCB-SI
利用Cadence Allegro PCB SI进行SI仿真分析(Performed using the Cadence Allegro PCB SI SI simulation analysis)
- 2013-08-06 22:17:46下载
- 积分：1
-
欢迎大家使用该程序，是在FPGA下使用开发的。请大家使用。
欢迎大家使用该程序，是在FPGA下使用开发的。请大家使用。-Welcome to use the program is to use FPGA development. Please use the.
- 2022-06-19 03:41:34下载
- 积分：1
-
sd_vga_photo
fpga读取sd卡内容并且通过vga接口在显示器上显示图片(fpga read sd card contents and by vga interface to display pictures on the monitor)
- 2016-04-18 13:53:44下载
- 积分：1
-
1024point-fft--using-verilog-hdl
1024点快速傅里叶变换，使用verilog hdl硬件描述语言(1024point FFT，using verilog hdl)
- 2013-03-09 10:54:42下载
- 积分：1
-
endat_c
说明： 用于读取海德汉绝对位置编码器的位置数据。ENDAT2.1接口(Read the data from ENDAT2.1)
- 2021-04-21 18:58:49下载
- 积分：1
-
axi_lite_user
axi_lite_user官方样例，精简功能，适用于zynq系列axi总线(Axi_lite_user official sample, streamline function, apply to zynq series Axi bus)
- 2017-07-24 16:43:22下载
- 积分：1
-
sm4 vhdl
sm4密码算法在FPGA上的实现。 编程语言为VHDL，开发工具是quartus13.1，已在modelsim上仿真通过。压缩包包含两个.v文件，一个是sm4算法的库函数文件，一个是sm4算法的top文件。
- 2022-11-05 14:20:03下载
- 积分：1
-
PRBS
代码是伪随机数生成和检测的模块，用于通信行业的FPGA编程。包括VHDL和Verilog两种语言的版本。用于做接口测试。(This module generates or check a PRBS pattern.)
- 2021-05-08 11:58:35下载
- 积分：1
-
turbo_encode
turbo码的编码程序,verilog HDL,在ISE环境中(turbo code encoding process)
- 2014-03-29 15:09:58下载
- 积分：1
-
一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。
（1） 倒计时：通
一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。
（1） 倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后，自动停止倒计时，同时响铃。
（2） 顺计时：初始值为00.0S，通过键盘实现开始计时和结束计时功能。计时结束后，显示记录的时间。
（3） 用三个发光二极管正确显示以下状态：倒计时状态、顺计时状态、待机状态。
（4） 每当接收到有效按键时，蜂鸣器发出提示声。
顺计时在一次计时中可以记录三个不同的结束时间，并能通过按键显示三次所记录的时间。
-err
- 2022-04-28 05:01:24下载
- 积分：1
