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ALU 的 MIPS 体系结构
· 成功地设计并实现了基本块的 MIPS 包括 5 阶段管道、 拖延技术和数据转发。
· 设计并实施一个智能的调度程序，将帮助减少消费物价指数，受 1 时钟周期引起的负载和其下一条指令之间的数据依赖在拖延管道。
· 使用的工具： Verilog 的风投公司，设计视觉。
- 2022-05-10 12:36:29下载
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Servo
VHDL servo control from
technique of Pulse Width Modulation (PWM )
- 2014-10-10 15:34:33下载
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2 X 2 位VEDIC乘法器的设计
在这个项目中古代VEDIC数学用于乘法运算。主要应用于数字信号处理器的乘数的加密算法。URTHVA TRIYAGBHYAM 佛经用来执行。UT 据说是纵向和横向的乘法。
- 2022-04-30 22:22:23下载
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fsm_seller
说明： 用verilog状态机实现简单的自动售货机(Using Verilog state machine to realize simple vending machine)
- 2020-05-07 15:00:23下载
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rs232_3
说明： 为串口收发器以及汉明编码，将电脑通过串口发送的7位数据转化成汉明码显示于led上，或把接收到的11位汉明码解码并验错纠错(For the serial port transceiver, and Hamming codes, the computer through the serial port into 7-bit data displayed on the led on the Hamming code, or to receive the 11 Hamming code error correction decoding and experience)
- 2010-04-29 22:18:02下载
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Verilog-HDL-tutorial
verilog HDL经典的入门书籍，内容很详细，讲了许多实例，适合硬件描述语言初学者。(verilog HDL classic introductory book, the content is very detailed, spoke many instances, suitable hardware description language for beginners.)
- 2013-10-08 20:21:51下载
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verilog按键检测
if(key_delay>5)//抖动处理
{
if(key_value>0)//松手后无法进入该语句
{
if(!f_onkey)// 疑问！在松手后 key_value为0，这个语句的内容还能执行吗？
{
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- 2023-01-01 13:50:03下载
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Nexys 4 7 段显示器
这是一个简单的方式来创建一个 verilog 模块为 7 段的目的，是很容易阅读和它可以测试您的 nexys 4 对 FPGA。
- 2023-07-11 03:15:02下载
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可以在运行时更改 PWM 占空比和期间
•作为一个 PWM 或一个定时器工作。
• 16 位的主要计数器。
• PWM/计时器可以选择横臂接口时钟或外部时钟作为工作时钟之间。
• PWM 可以选择专用的责任周期输入或内部寄存器之间作为源的占空比.
•责任比和周期可以在运行时改变。
•主持通过横臂奴隶界面。
•工作时钟可以降低时钟频率到最多 1/65535 或的原始频率。
•期间登记册也作为计时器目标寄存器模块时在定时器模式。
- 2023-07-14 12:15:03下载
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Tutorial.tar
zedboard partial reconfiguration tutorial
- 2015-04-08 01:32:35下载
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