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Arty-Z7-20-hdmi-out-master
说明： Arty Z7 20 HDMI output
- 2021-04-24 15:18:47下载
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含有FIFO的串口发送模块-发送字符串VerilogHDL
本资源是基于FPGA的一个硬件串口模块设计，其中包括的模块有：datagene.v,uart_speed_select.v,fifo_232.v,uart_ctrl.v,uart_tx.v,uartfifo.v,其中uartfifo.v为顶层模块，它调用上述的一些模块，完成相关的功能，本设计主要实现的功能是串口的字符串发送。不是简单的单字节发送，而是完成字符串的发送。
- 2022-02-16 06:13:18下载
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DE0_Nano_SOPC_DEMO
Altera DE0-Nano 开发平台SOPC可编程片上系统实现官方Demo。(Altera DE0-Nano development platform the SOPC programmable on-chip system Official Demo.)
- 2013-03-18 06:16:13下载
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FPGA数码管时钟显示
FPGA时钟显示程序，可以按照正常的时间，频率可调，数码管显示00-00-00，中间的-可改。只要采用嵌套的循环结构实现
- 2022-03-18 09:57:48下载
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scramble
VHDL编写加扰和解扰程序，程序连在一起仿真正确，并通过下板子抓数据验证程序没问题-Write scrambling and descrambling program, VHDL program together properly simulation, and data validation procedures is caught by the board no problem
- 2022-03-03 18:10:46下载
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adc0809
1、用状态机设计A/D转换器ADC0809的采样控制电路，并在数码管上显示转换结果；
2、设置有复位和启动/保持开关，要求
⑴ 复位开关用来使A/D转换器复位，并做好A/D转换准备；
⑵ 启动/保持开关用来控制A/D转换器开始连续转换或停止转换保持结果，即按一下启动/保持开关，启动A/D转换器开始转换，再按一下启/停开关，停止转换并保持结果。
3、采用Verilog HDL语言设计符合上述功能要求的控制电路。(1, with the state machine design A/D converter ADC0809 sampling control circuit and display the results on the digital conversion 2 is provided with a reset and start/hold switch, reset switch is used to make the request ⑴ A/D converter reset and do A/D conversion ready ⑵ start/hold switch is used to control the A/D converter starts converting or stop the conversion to maintain a continuous result that by clicking Start/hold switch, start the A/D converter to start the conversion, and then Click the start/stop switch stops the conversion and keep the results. 3, using Verilog HDL language designed to meet the functional requirements of the above-mentioned control circuit.)
- 2021-01-02 21:38:57下载
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spi_hello
SPI接口测试程序，Xilinx参考设计，ML507硬件测试通过.(SPI interface test code，Xilinx reference design，tested on ML507 platform.)
- 2013-09-01 09:37:04下载
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LM
说明： 用于生成adams或recurdyn所需的路面不平度，用于悬架或其他的仿真(Adams or recurdyn used to generate the required road roughness for suspension or other simulation)
- 2013-10-15 17:38:48下载
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CHING
数字钟vhdl主要分为正常显示与报时功能(Digital clock vhdl)
- 2013-03-06 15:32:11下载
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用Verilog HDL实现的uart通用串口通信程序，已经验证成功
在ISE下开发的通用串口通信程序，使用的编程语言是Verilog HDL语言，采用了fifo，已经进行实验验证通过，适合Verilog初学者,欢迎交流学习。
- 2022-07-10 18:29:55下载
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