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DDS
Verilog实现DDS线性调频，Verilog实现DDS线性调频(Verilog implementation of DDS linear FM，Verilog implementation of DDS linear FM)
- 2015-07-29 19:59:36下载
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SineGen
Basic VHDL code to create a sine wave generator for an FPGA board.
- 2014-01-24 01:04:15下载
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线性反馈移位寄存器的随机数发生器
线性反馈移位寄存器的最右侧位称为输出位。水龙头是 XOR 按顺序和输出位，然后反馈到最左边的位。在最右边的位置的位序列的叫做输出流。双边投资条约中的线性反馈移位寄存器状态影响输入被称为水龙头 （在图中的白色）
- 2022-02-13 22:21:05下载
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jt2
基于FPGA的交通灯代码，VHDL语言书写。适合新手学习vhdl语言时使用(FPGA-based traffic light code, VHDL language writing. Suitable for novice learning vhdl language used when)
- 2013-10-26 13:30:26下载
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VHDL development of the baseball game, in QuartusII environment compiler, apply...
用VHDL开发的棒球游戏，可以在QuartusII环境下编译，适用于各种FPGA开发板。-VHDL development of the baseball game, in QuartusII environment compiler, apply to all FPGA development board.
- 2023-04-04 12:25:03下载
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设计一个可以小时、分钟、12小时或24小时和秒的时间…
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。
实验平台：
1. 一台PC机；
2. MAX+PLUSII10.1。
Verilog HDL语言实现,还有完整的实验报告-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, digital clock, and has from time to time with the alarm clock function, can be set to issue a sound alarm can be very convenient to hours, minutes and seconds for manual adjustment to calibrate the time, whenever there is the whole point, resulting in timekeeping timekeeping tone. Experimental platform: 1. A PC machine 2. MAX+ PLUSII10.1. Verilog HDL language, as well as a complete experimental report
- 2022-07-22 15:10:59下载
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RS_coder
基于verilog的RS编码器 绝对实用(Based on the RS encoder verilog absolute utility)
- 2010-12-07 20:51:02下载
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loop
对锁相环路的仿真，二阶环的仿真与分析都可以通过这个文件来到完成(Simulation of PLL, second-order loop simulation and analysis can be completed by the adoption of the document came)
- 2008-12-17 23:00:35下载
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使用VHDL编写的分频程序,能进行任意次的偶数分频,程序简单易懂,供
初学者参考...
使用VHDL编写的分频程序,能进行任意次的偶数分频,程序简单易懂,供
初学者参考-prepared by the use of VHDL-frequency procedures can make even the random frequency, the procedures are simple and easy to understand. reference for beginners
- 2022-02-12 09:25:12下载
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一种学习用的小程序，主要用与VHDL仿真的全加器的一段代码！大家可以下载进行修改于仿写...
一种学习用的小程序，主要用与VHDL仿真的全加器的一段代码！大家可以下载进行修改于仿写-A learning to use a small program, mainly used with the VHDL simulation of a full-adder code! You can download the modified Yu Fang Xie
- 2022-01-25 21:36:29下载
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