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unit5
低频数字式相位测量仪
使用的VHDL语言，在MUXPLUS2环境下使用！
(digit hpase detecter use for low-frequence)
- 2010-05-07 17:00:35下载
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20080931
Design approach for VHDL and FPGA Implementation of
Automotive Black Box using CAN Protocol
- 2009-10-23 00:20:47下载
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DVI显示驱动
xilinx V5板子，用来驱动DVI显示的Verilog代码。
可正常显示所需要显示的正常颜色和图案。
将CH7301芯片接到到的视频数据信号，直接显示到DVI显示屏上。
- 2022-03-15 02:06:11下载
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project_comfinal
it can add two numbers and shows the answer
- 2019-05-28 19:16:02下载
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msk_mod_demod
该程序实现最小频移键控信号的调制解调，经测试无误。(The program implements minimum shift keying signal modulation and demodulation, tested and correct.)
- 2013-10-14 23:02:39下载
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DDC_Ver1.0
数字下变频（DDC）在如今基于软件无线电的架构中对系统的整体性能决定性的影响，代码为基于Matlab的4通道DDC程序，程序中可以根据需要调节滤波器等参数评估DDC的性能对于使用FPGA实现DDC有较大的参考价值(Digital down conversion (DDC) in today' s architecture based on software radio system a decisive impact on the overall performance of the code for the 4-channel DDC Matlab-based program, the program can be adjusted according to filter parameters such as the use of performance assessment FPGA DDC DDC has achieved great reference value)
- 2010-08-04 18:33:14下载
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aynchronous fifo 项目
先入先出 (FIFO) 内存结构广泛用于缓冲处理块之间的数据传输。高性能、 高复杂度数字系统越来越多地被要求不同的模块之间传输数据，甚至不相关的时钟频率。双时钟 FIFO 是一个更复杂的函数，可提供高速数据缓冲对于异步时钟域应用程序。建议的设计利用了一种有效的内存数组结构，并可以运行在应用程序中存在多个时钟周期的延迟时间的地方。它还包括一个可配置的同步电路，同步异步信号 FIFO 内。
- 2022-04-30 19:05:35下载
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Endat2_1_freq
用verilog实现endat2_1驱动,并用signalTap捕捉信号。(Using verilog achieve endat2_1 drive and use signalTap capture signal.)
- 2021-04-26 15:08:45下载
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CACPU
basic cpu design in verilog
- 2016-01-11 23:26:01下载
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DE2_115_CAMERA
实现DE2_115开发板上配套的500万像素cmos摄像头捕捉到的画面显示在VGA上(DE2_115 development board supporting 5,000,000 pixels cmos camera to capture the screen display in VGA)
- 2020-07-09 19:08:55下载
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