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8b10b Verilog
8bit/10bit编码Verilog实现(8bit/10bit Verilog Code)
- 2018-09-18 10:29:44下载
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布斯算法
展位的乘法算法 is a 乘法算法两者相乘得两个签名二进制 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2022-10-19 10:20:03下载
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用VHDL写的计算器，实现加减功能以及ＶＧＡ显示功能，适合VHDL初学者使用。...
用VHDL写的计算器，实现加减功能以及ＶＧＡ显示功能，适合VHDL初学者使用。-VHDL write calculators, Modified functions and achieve VGA display, VHDL for beginners.
- 2022-06-12 21:10:47下载
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S3EStarter_user-guide
Xilinx Spartan-3E Starter Kit Board User Guide(中文用户手册)(Xilinx Spartan-3E Starter Kit Board User Guide)
- 2012-04-30 10:14:18下载
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CV_FPGA_to_HPS_Bridge_Design_Example
FPGA通过AXI总线传输数据给ARM,ARM使用DMA方式接收数据！(FPGA to ARM Bridge design example)
- 2020-12-01 20:49:25下载
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带FIFO的ov7670 FPGA应用程序，经测试可用
这是用Verilog编写的OV7670摄像头驱动代码，带FIFO，经测试可用。(This is written in Verilog OV7670 camera driver code, with FIFO, tested available.)
- 2021-04-08 21:19:00下载
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CPLD LATTICE1032测试模式代码
CPLD LATTICE1032测试模式代码-CPLD LATTICE1032 test model code
- 2022-04-01 10:27:47下载
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反设计的VHDL例子，使用QuickLogic ECLIPS
VHDL examples for counter design, use QuickLogic eclips
- 2022-08-25 05:17:29下载
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DDR_interface
高速DDR存储器数据接口设计实例.
1. 将文件拷入硬盘
2. 产生DQS模块
3. 产生DQ模块
4. 产生PLL模块
5. 拷贝以上步骤生成的文件到子目录【Project】中
6. 打开子目录【Project】中的DataPath.qpf工程，设计顶层模块
7. 编译并查看编译结果
(High-speed DDR memory interface design data. 1. Copyed into the document hard disk 2. DQS generated module 3. Have a DQ module 4. Have a PLL module 5. Copies of the above steps to generate a document to a subdirectory 【Project】 6. Open the subdirectory 【Project】 DataPath.qpf in engineering, design top-level module 7. compilers to compile the results and see)
- 2009-04-27 11:52:56下载
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contract
it is a filter contract VHDL .(it is a filter contract VHDL.)
- 2007-04-12 22:27:23下载
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