-
Opencore的IP Core，有实际合成过，可以用，大家参考
Opencore的IP Core，有实际合成过，可以用，大家参考-Opencore of the IP Core, there is a practical synthesis that we could use, we refer to see
- 2022-01-22 05:22:44下载
- 积分：1
-
word_aligner_8bit_test
说明： CMV2000的对齐模块，适用于其他对齐模块，自行修改(CMV2000 alignment module, suitable for other alignment modules, self-modifying)
- 2020-06-16 07:00:01下载
- 积分：1
-
FPGA
基于ＦＰＧＡ实现移位乘法功能，已经验证，十分好用。-FPGA-based multiplication realize shift function, has been verified, is very easy to use.
- 2022-02-07 13:03:46下载
- 积分：1
-
FIFO
Simulation and Synthesis Techniques for Asynchronous
FIFO Design
- 2013-08-27 16:07:08下载
- 积分：1
-
色彩空间转换硬件实现，用于图像处理，编码，解码部分
色彩空间转换硬件实现，用于图像处理，编码，解码部分-Color space conversion hardware for image processing, encoding, decoding part of the
- 2022-09-14 12:00:03下载
- 积分：1
-
hanming
Verilog HDL语言编写的汉明编码及解码器，附有时序仿真文件(Verilog HDL language encoding and decoding Hamming, with timing simulation file)
- 2017-06-22 15:56:38下载
- 积分：1
-
leading-zero
对于32位寄存器前导零个数的计数，一个简单的程序(32 registers a leading zero number of counts, a simple procedure)
- 2012-06-05 16:41:11下载
- 积分：1
-
简单的键盘接口模块程序
一个简单的键盘接口模块程序，对键盘输入的数据和时钟信号进行过滤。过滤后的数据信号PS2Df将被送入两个11位移位寄存器中(A simple keyboard interface module program filters keyboard input data and clock signals. The filtered data signal PS2Df will be fed into two 11-bit displacement registers.)
- 2020-06-24 02:00:02下载
- 积分：1
-
adc0809ctrl
用fpga芯片使用vhdl语言对AD转换芯片ADC0809进行控制(Using the fpga chip use language of VHDL AD transform chip ADC0809 control)
- 2011-12-12 16:31:59下载
- 积分：1
-
basys3_timing
基于Basys3的数字钟实例，主要用于Basys3、vivado开发环境入门。源码使用VerilogHDL(Based on digital clock instance Basys3, mainly for Basys3, vivado development environment started. Use Code VerilogHDL)
- 2016-03-06 11:08:18下载
- 积分：1
