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pc104接口的verilog代码，仅供参考
pc104接口的verilog代码，仅供参考-pc104 verilog interface code for reference purposes only
- 2022-12-27 10:00:03下载
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全部通过，是我的精心设计，完全满足初学者的要求。
全部通过，是我的精心设计，完全满足初学者的要求。-all passed, I was carefully designed, fully meet the requirements of beginners.
- 2022-05-29 23:49:35下载
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Verilog--Fourth-Edition
FPGA开发必备工具书，适合初学者。语法、范例讲的都很详细，是一部不错的工具书。(Verilog hardware description language Fourth Edition)
- 2015-09-30 12:34:50下载
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VHDL实现CDMA
应用背景数字码分多址CDMA。在允许多用户同时发送和接收使用单通道。发射机和接收机同步合成进行使用VHDL工具显示在系统和整体的速度增加；对CDMA系统的功率消耗将减少误差不应介绍系统。关键技术该组件在接收端实现了探测器单元。该组件是由7位比较器和7位串行输入并行输出寄存器（知识产权局）。比较器工作在除以七钟和国家知识产权局工作在主时钟速率。框图或接收器组成如图所示。这是一个特殊的组成部分包括两个时钟周期，然后声称其输出端口的高。组件在输出部分提供必要的同步。然后在接收的PN序列和数据是不同的输入比特S0，S1，S2将相互匹配和同步发射机与接收机之间在CDMA系统。
- 2022-03-18 12:29:43下载
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8051core
8051core-Verilog FPGA的51单片机内核源代码!
-8051core-Verilog FPGA 51 Singlechip kernel source code!
- 2023-02-06 02:20:03下载
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16-bit-CPU
单周期16位CPU的设计,我们的计算机组成原理课设，可以实现R型、I型和J型指令，内有报告和指导书(Single-cycle 16-bit CPU design, our Principles of Computer Organization class set, you can achieve R-type, type I, and J-type instructions, reports and instructions)
- 2020-08-02 10:28:35下载
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BaseLine1
this is an peak detection alguritm,in this matlab code u can clean base line noise to have clear ECG signal
- 2012-12-12 00:58:21下载
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LDPC.DIFFERENT-CODE-LONGTH
LDPC码不同码长对比。码率选择1/2.码长分别为256，512，1024.(LDPC codes of different code length contrast. Bitrate select 1/2 yards long were 256,512,1024.)
- 2012-11-22 10:53:04下载
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within waveform generator, Adder, classic dual
内有波形发生器，加法器，经典双进程状态机，伪随机熟产生器，相应加法器的测试向量，16×8bit RAM,FIFO,通用RAM等源程序-within waveform generator, Adder, classic dual-process state machine, cooked pseudo-random generator, the corresponding Adder test vector, 16 x 8bit RAM, FIFO, etc. source generic RAM
- 2023-09-02 09:40:03下载
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去抖动状态机,外部按键转换状态,同时可去抖动
去抖动状态机,外部按键转换状态,同时可去抖动-To shake state machine, the external key conversion state, while to the jitter
- 2022-02-07 09:04:28下载
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