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异步FIFO
这是一个异步的FIFO模块，还有5个部分，比较器，写满读空状态标志，和一个RAM模块，是编写一些大型程序的基础模块。谢谢大家，期望大家能够用得着
- 2022-10-11 11:20:03下载
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S03_基于ZYNQ的DMA与VDMA的应用开发
VIVADO dma以及vdma 使用文档 基于ZYNQ 7020(vivado DMA&VDMA example text of zynq)
- 2020-06-17 11:40:02下载
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AHB_slave ram
ram 的ahb接口，ram ahb interface 好用的中转接口ram 的ahb(ram ahb interface
ram ahb interface ram ahb interface)
- 2021-04-20 17:38:50下载
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双精度浮点核心Verilog
应用背景IEEE-754标准的双精度浮点单元。4操作（加法，减法，乘法，除法）的支持，以及4的舍入模式（最近，0，Inf，-Inf）。本机还支持非规格化数，这是罕见的因为大多数浮点单位对非规格化数为零。单位可以运行在185 MHz的时钟频率高达一个Virtex5目标设备。关键技术特征•该单元被设计为同步到一个全局时钟。所有寄存器都在时钟的上升沿更新；•所有寄存器可以重置一个全局复位；的乘法运算是破碎的利用25×18多块在Virtex5 dsp48e片。25 x 18乘补码块将进行24×17无符号乘法，所以它需要9 dsp48e切片进行53×53位乘法需要加倍的双精度浮点数的 ；- fpu_double V是顶层模块。输入信号是；1）时钟& nbsp；2）RST ；•3）使能及；（4）rmode舍入模式） ；5）fpu_op（操作码） ；6）OPA（64位浮点数） ；7）OPB总线（64位浮点数） ；•输出信号是；（1）输出（64位浮点输出）；（2）准备好了（输出准备好）；3）底流 ；•4）溢出；5）精确 ；6）例外及；•7）无效和；•每个操作都需要以下数量的时钟周期来完成；•1、另外：20个时钟周期；•2、减法：21个时钟周期；•3、乘法：24个时钟周期；•4、71个时钟周期；这比一些浮点单元长，但支持非规格化数需要几个逻辑层次和较长的潜伏期。
- 2023-04-22 14:45:02下载
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CPU
用Verilog实现的 哈佛结构的简单指令集CPU程序，由ALU、地址译码器、指令译码器等部分组成(Part of a simple instruction Verilog realize the Harvard architecture CPU program set by the ALU, address decoder, an instruction decoder, etc.)
- 2016-05-22 10:07:29下载
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FPGA实现UART接收和发送
在fpga中实现实现了UART的功能，经过实际在ep4cE6 fpga上下载测试，发现可以准确的接收个发送串口数据，和板子上的单片机uart通信正常。要使用的小伙伴，可以直接拷贝使用。
- 2022-01-31 07:33:26下载
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007
给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为第七章(Give us a very good upload on verilog-hdl of e-books, practical, easy-to-understand, easy to learn. This is the Chapter VII)
- 2008-04-22 16:53:33下载
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FPGA-DSP
vhdl编写的FPGA与DSP接口程序，在FPGA内分配了两块双BUFFER与DSP进行通信(vhdl prepared FPGA and DSP interface program, the FPGA within the allocated 2 pairs of BUFFER to communicate with the DSP)
- 2021-01-08 10:58:51下载
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_145981_lUzelPjqIfKo
PWM调制流水灯的亮度，可以看到流水灯从亮到暗(PWM modulation)
- 2011-11-23 14:19:15下载
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UVM内存的工作实例
嗨伙计， 附加的文件包含了完整的工作示例通用验证方法学基于系统VERILOG
- 2022-03-16 00:32:53下载
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