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ADDER USING VERILOG ADDER WITH VERILOG VERILOG ADDER
- 2019-03-19 01:35:37下载
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人脸识别（3D）
基于高清视频的3D人脸识别源代码，四万多行，经过FPGA实际验证，最近调试完毕。(The source code of 3D face recognition based on HD video, more than 40,000 lines, has been verified by the actual FPGA, and has been debugged recently.)
- 2019-07-01 16:22:46下载
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class-test
自己编写的C++的类的测试程序，有详细的注注释，对初学者有很大帮助！！！(The own written C++ class test program, detailed annotation of Note of great help for beginners! ! !)
- 2012-08-28 09:24:41下载
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自己写的Verilog实现状态机1101；用于Xilix的Basis2 开发板。
本实列自己写的状态机1101序列检测，已经在modesim上面测试通过，使用两个always块，一个写组合逻辑电路，一个为时序逻辑电路。需要的可以看看
- 2022-12-12 04:40:03下载
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fifo
这个代码主要展示了异步fifo的读的功能和写的功能(This code mainly shows the function of asynchronous FIFO and the function of writing.)
- 2018-07-04 21:24:44下载
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32位除法器verilog设计
使用了不恢复余数循环移位减法来实现除法功能，在硬件资源与除法周期之间取了折中，32位除法要进行32次移位减法，使用了5个64位的寄存器，一个周期做4次移位减法，8个周期完成一次除法操作。设计全部用verilog实现。详细算法见图：
- 2023-01-08 07:15:02下载
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chuankou
说明： 本实验为UART回环实例，实验程序分为顶层unrt_top、发送模块uart_tx、接收模块 uart_rx，以及时钟产生模块clk＿div。uart＿rx将收到的包解析出8位的数据，再传送给 uart_tx发出，形成回环。参考时钟频率为100MHz，波特率设定为9600bps。(This experiment is an example of UART loop. The experimental program is divided into top-level unrt_top, sending module uart_tx, receiving module uart_rx, and clock generation module clk_div. Uart_rx parses the received packet into 8 bits of data and sends it to uart_tx to send out, forming a loop. The reference clock frequency is 100 MHz and the baud rate is set to 9600 bps. stay)
- 2020-06-24 01:40:02下载
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DDS
文利用直接数字频率合成器(DDS)与CPLD技术和单片机控制技术，研制和
设计了高分辨率、高稳定度的函数信号发生(Wen using direct digital frequency synthesizer (DDS) and CPLD technology and single-chip microcomputer control technology, development and
Design of high resolution, high stability function of the signal
)
- 2013-08-27 14:20:22下载
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fpga Verilong 实现以太网
在fpga下 ，完全用verilong编写的以太网程序，可以进行tcp/IP通信，请不要用在商业用途中，谢谢
- 2022-10-05 04:20:03下载
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FPGA实现UART接收和发送
在fpga中实现实现了UART的功能，经过实际在ep4cE6 fpga上下载测试，发现可以准确的接收个发送串口数据，和板子上的单片机uart通信正常。要使用的小伙伴，可以直接拷贝使用。
- 2022-01-31 07:33:26下载
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