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交通灯控制（VHDL）！！！！！！！！！！！！！！！！！！！！！！！！！！…

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交通灯控制（VHDL）-Traffic Light Control (VHDL)! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! !

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jiaotongdeng
交通灯通过数码管显示，几种模式可调，还可以时间可设，适合初学者入门参考学习。(LED traffic lights can be set to several modes adjustable time beginners reference ~ ~ ~)

2013-08-25 10:02:34下载

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加扰器解扰器设计
加扰器解扰器设计,组合逻辑电路可以选用下述不同的逻辑类型来实现：互补CMOS结构、有比电路、差分共源-共栅电压开关逻辑（DCVSL），传输门逻辑、互补传输晶体管逻辑（CPL）或动态电路结构，也可以是以上不同类型结构的混合。(Scrambler/ descrambler design)

2018-08-29 10:52:46下载

积分：1
DDS Verilog 代码。包含英文文档说明
DDS Verilog 代码。包含英文文档说明-DDS Verilog code. Containing the English documentation

2022-10-25 06:35:03下载

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123
说明：系统介绍了数字开发系统平台FPGA设计中的部分技巧对于FPGA开发研究人员具有一定的指导和帮助意义(Systematic introduction of digital development platform FPGA design techniques for FPGA development of some of the researchers have some sense of guidance and help)

2011-03-24 10:34:07下载

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同步串行数据发送电路SSDT的基本功能是将并行数据转换成串行数据并进行同步发送。系统写入和读出时序完全兼容Intel8086时序。系统以同步信号开始连续发...
同步串行数据发送电路SSDT的基本功能是将并行数据转换成串行数据并进行同步发送。系统写入和读出时序完全兼容Intel8086时序。系统以同步信号开始连续发送四个字节，在发送中出现5个1时插入一个0，在四个数据发送结束而下一次同步没有开始之前，发送7FH，这时中间不需要插入零 -synchronous serial data transmission circuit SSDT the basic function is to convert parallel data into serial and the same this step. System write and read sequential fully compatible Intel8086 timing. Synchronized signal system to start sending four consecutive bytes, in this emerging 5 1:00 insert a 0, at the end of four data sent and the next synchronization not started before, sending seven FH, then the middle is not inserted

2023-05-29 03:45:03下载

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基于FPGA的数字频率计VHDL源码（精确到1.1hz至20.0mhz）
当时是用于课程设计而编写的代码，经过的运行没有错误。精确率很高。基于FPGA的数字频率计VHDL源码（精确到1.1hz至20.0mhz）

2022-02-14 20:48:42下载

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3FP
一个三分频verilog模块，可以用来学习基本结构。(A three points frequency verilog module can be used to study the basic structure.)

2013-08-25 00:41:29下载

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0001_EPM3064最小系统模块_带JTAG_LED_2mm插针
EMP3064的开发板板，原理图，verilog例子，板子说明，规格书，全套资料(EMP3064 development board, schematics, Verilog examples, board instructions, specifications, a full set of information)

2020-12-01 09:29:26下载

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4-16.doc
4-16译码器，用VHDL编写的，可以直接下载到可编程逻辑器件中(4-16 decoder, written with VHDL, can be directly downloaded to the programmable logic device)

2010-11-24 15:13:14下载

积分：1
RAM存储器：设定16 个8 位存储单元。如果read= 1 则dataout<=mem(conv_integer(address)). 如果write
RAM存储器：设定16 个8 位存储单元。如果read= 1 则dataout

2022-08-05 20:01:41下载

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