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流水线乘法器的VHDL实现,希望对你会有用!

于 2023-04-03 发布 文件大小:2.83 kB
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流水线乘法器的VHDL实现,希望对你会有用!-Pipelined multiplier in VHDL implementation, you will want to use!

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  • VHDL洗衣机控制器设计
    洗衣机控制器的实现功能: 1.使用了一个按键实现洗衣程序的手动选择,在洗涤、漂洗、脱水、漂洗+脱水、洗涤+漂洗+脱水五个模式中进行自由选择。 2.用灯显示洗衣机的工作状态,在设计中共使用了6个LED 灯,其中三个灯显示洗衣机的工作模式(共五种模式),另外三个灯显示工作模式中正在进行的工作模式。 3.数码显示管倒计显示每个状态的工作时间,并且也可显示预约的时间。 4.全部过程结束后,会发出一个结束信号,会发出一个5秒的持续报警信号。 5.一个按键实现暂停洗衣和继续洗衣的控制,暂停后继续洗衣应回到暂停之前保留的状态,并且设置一个灯,当洗衣机暂停时,灯亮,继续运行时,灯灭。 6.三个过程的时间使用者可自行设定,系统默认是设定好的时间,使用者如想改变时间,可拉低系统默认按钮,再分别拉高button1、button2、button3,每拉高一次,相应时间+1。
    2022-07-12 06:03:43下载
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  • qam_64
    Verilog语言下QAM调制的DDS实现(The QAM Modulation DDS achieve)
    2021-02-20 11:59:43下载
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  • Verilog_135example
    关于硬件描述语言Verilog的135个经典实例,从易到难,对Verilog的编程有很大的帮助。(About the Verilog hardware description language 135 classic example, from easy to difficult, for Verilog programming of great help.)
    2013-06-17 10:29:43下载
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  • cic_dec_8_five
    CIC抽取滤波器,抽取系数8,verilog版本,用于数字下变频(CIC decimation filter, extraction coefficient of 8, verilog version, for digital down-conversion)
    2010-03-02 12:53:31下载
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  • 802.1as
    802.1as gptp标准包解析verilog模块。用于实现EAVB协议的重要部分。(802.1as gptp verilog module, part of EAVB procotol)
    2017-02-07 15:16:39下载
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  • DSP_INTERFACE
    DSP与FPGA时序接口模块,已经经过测试,保证读写稳定(The Interface of DSP to FPGA)
    2021-01-08 10:58:51下载
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  • VHDL.Programming
    这是这本书的第四个版本,现在这个版本不仅提供了VHDL语言的覆盖面,但设计方法的信息,以及。此版本将指导读者通过创建一个VHDL设计的过程中,模拟设计,综合设计,放置和布线设计,使用的重要模拟验证的最终结果,新的技术,称为全速调试,提供了极其快速设计验证。在这个版本的设计,例如已被更新(This is the fourth version of the book and this version now not only provides VHDL language coverage but design methodology information as well. This version will guide the reader through the process of creating a VHDL design, simulating the design, synthesizing the design, placing and routing the design, using VITAL simulation to verify the final result, and a new technique called At-Speed debugging that provides extremely fast design verification. The design example in this version has been updated to reflect.)
    2012-04-08 19:36:36下载
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  • class16_pll
    说明:  FPGA实现PLL锁相环,输出不同频率的时钟控制信号。(FPGA realizes PLL and outputs clock control signals of different frequencies.)
    2021-03-19 17:19:19下载
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  • fpga
    说明:  中科院FPGA的课件!纯英文,比较简单,适合刚刚接触FPGA的小白!(Chinese Academy of Sciences FPGA courseware! Pure English, relatively simple, suitable for Xiaobai who just came into contact with FPGA!)
    2020-03-19 14:19:16下载
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  • OQPSK_fading
    OQPSK在AWGN和频率选择性衰落信道中的仿真(OQPSK the AWGN and frequency selective fading channel simulation)
    2021-04-05 21:49:03下载
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