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hdl_adder
说明： MATLAB to HDL Code conversion
- 2020-06-17 12:40:01下载
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VHDL_biss
FPGA中针对Biss通讯协议解码VHDL语言源码(FPGA communication protocols against BiSS source decoder VHDL language)
- 2021-03-15 19:19:22下载
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basys3_timing
基于Basys3的数字钟实例，主要用于Basys3、vivado开发环境入门。源码使用VerilogHDL(Based on digital clock instance Basys3, mainly for Basys3, vivado development environment started. Use Code VerilogHDL)
- 2016-03-06 11:08:18下载
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FIR_poroje
this project is about FIR FIlter By VHdl codes in the ISE.
- 2013-09-29 19:25:16下载
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AXI协议的slave的verilog实现
AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2022-07-20 13:16:27下载
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XilinxISE9.2andChinpScopePro9.2Sn
Xilinx ISE 9.2 and ChinpScope Pro 9.2 Sn
- 2021-03-29 15:29:11下载
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uart code dsdlab with my clock code
uart代码dsdlab与我的时钟代码.it是一个用于实现uart设计的verilog代码代码。这个是数字系统设计实验室的实践。
- 2022-09-14 16:00:03下载
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OFDM_FPGA
采用FPGA 来实现一个基于OFDM 技术
的通信系统中的基带数据处理部分，即调制解调器。其中发射部分的调制
器包括：信道编码（Reed-Solomon 编码），交织，星座映射，FFT 和插
入循环前缀等模块。(FPGA to implement a baseband data based on OFDM technology in the communication system processing section, namely modem. Transmitter modulator includes: channel coding (Reed-Solomon coding), interleaving, constellation mapping, FFT and insert the cyclic prefix modules.)
- 2012-05-22 14:28:42下载
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code
PLL中的TDC和DCO代码,是TI公司团队的，相当经典的代码，非常不错(the code of TDC and DCO)
- 2020-12-10 10:29:19下载
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ICAP 回读处理
通过 ICAP 回读 FPGA内部state register 的状态值。通过状态机控制ICAP，然后写入命令，读取数据，等待三个周期后出现数据。过程中CSIB和RDWRB有一个时序关系，还需要对ICAP输入命令进行bit swap
- 2022-04-10 01:05:17下载
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