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vhdl数据通路
用于实现fpag-cpu的数据通路源代码。用vhdl编写，包括内存，寄存器组，和alu（简陋的alu，仅包含加法器）三大部分通过手动微指令输入信号，可以往内存写入数据，并加载到寄存器组中，通过alu产生结果，结果保存在一个锁存器中，可以把结果写回寄存器组或者内存。本人在quartus下编写仿真通过。附件中未给出相关工程文件。
- 2023-03-31 14:35:04下载
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FPGA实现CAN总线控制器源码
说明： 参照can芯片 saj1000控制器结构，写的can控制器(According to the structure of can chip saj1000 controller, the CAN controller is written)
- 2021-01-19 21:38:41下载
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LATTICE_ASYNFIFO
LATTICE FPGA FIFO 程序例程，工程详细，全部源代码上传 (LATTICE FPGA FIFO routine, detailed engineering, all source code uploaded)
- 2013-09-09 11:10:01下载
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倍频器
倍频器-WE
- 2022-08-16 20:57:43下载
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AD9826-verilog
使用Verilog编写的ad9826的控制模块(the module of ad9826 with verilog)
- 2016-05-09 14:45:37下载
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带自适应波特率发生器UART实现，经过FPGA验证的！
带自适应波特率发生器UART实现，经过FPGA验证的！-UART baud rate generator with adaptive realization, after FPGA validation!
- 2023-01-21 06:20:04下载
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修改后的展位乘法的两个华莱士算法签名和签名二进制数
这个项目修改后的展位华莱士算法给出了所需的方法来实现一种高速度和高性能并行计算的复数模拟乘法器。设计的结构使用基数 4 修改 Booth 算法和华莱士树。这两种技术来加速增殖过程，作为他们的能力，以减少局部产品代到 11/2 和压缩部分产品期限按比例为 3 ∶ 2。尽管如此，携带保存加法器 （CSA） 是用来增强系统的加法过程的速度。设计了系统有效地使用 VHDL 代码为 8 x 8 位签署数字和成功的模拟.
Booth 型乘法器可以减少迭代步长，以执行乘法比较常规步骤操作次数。Booth 算法 "扫描" 乘法器操作数，并跳转到链的这种算法可以减少产生相对于常规的乘法算法，每个位的乘数乘以与被乘数和部分产品对齐和加在一起的结果所需的加法次数。更有趣的是加法次数是数据依赖
- 2023-07-28 05:20:04下载
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PWM_LED
基于DE2_70平台，编写nios软核c代码，控制流水灯，硬件实现验证通过，适合入门(Based DE2_70 platform, written nios soft core c code, control water lights, verified by hardware implementation, suitable for entry)
- 2014-07-21 11:48:06下载
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gtx
说明： ip core of the transceiver gtx
- 2019-04-02 00:10:03下载
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用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制....
用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制.-with AHDL prepared MAXPULS development. Communications from external clock rate and restriction on the number of data bytes.
- 2022-12-17 02:20:02下载
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