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寄存器 32 位

于 2023-05-03 发布 文件大小:325.99 kB
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下载积分: 2 下载次数: 1

代码说明:

顶级模块名称是 "_register32"。它包括许多包括 files(instance)、 _dff、 _dlatch、 和盖茨。 你可以看到整体的图表中,像 RTL 查看器后, 合成。 _register8 包含在顶部模块

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • quartus2
    quartus2的中文文档,不是很全,仅供大家学习(quartus2 the Chinese document, not very wide, only for them to learn)
    2010-07-29 19:49:52下载
    积分:1
  • ISCAS`89基准电路下载(包括Verilog和VHDL格式)
    SCAS `89 基准电路下载,包括Verilog和VHDL格式。verilog格式30个文件:包括S1238、S13207等;(SCAS `89 benchmark circuit downloads, including Verilog and VHDL formats. Verilog format 30 files: including S1238, S13207 and so on;)
    2021-01-02 15:58:56下载
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  • 《阿东+手把手教你学FPGA》完美公开版
    一本很好的教程,适合初学者,里面有详细的教程,很值得一看!!(A good tutorial, suitable for beginners, there are detailed tutorials, it is worth a visit!!)
    2018-06-20 19:41:52下载
    积分:1
  • vhdl编写的简易电子中设计,经过测试成功,且用记事本上载,无需阅读器进行阅读。
    用vhdl编写的简易电子中设计,经过测试成功,且用记事本上载,无需阅读器进行阅读。-Use of VHDL in the preparation of simple electronic design, has been tested successfully, and use Notepad to upload without reader reading.
    2022-10-13 17:45:03下载
    积分:1
  • 基于FPGA的自动售货机控制系统设计
    功能指标:1.完成对货物信息的存储、进程控制、钱币处理、余额计算和显示功能2.当总币值等于顾客需要的商品单价时,机器送出需要的商品;若总币值大于顾客需要的商品单价时,机器除提供所需商品外,并将余币退出;若总币值小于顾客需要的商品单价时,机器退出顾客投入的硬币。3.有重新开始(即取消交易)按钮,使整个系统恢复到初始状态。4.在一次投币只能购买一件货品的基础上,扩展为可以一次投币购买多种商品(在余额足够的情况下)。技术指标:1.假设自动售货机能够销售 4 种商品,初始数量设为 5 个,4 种商品的价格分别为 1 元、2 元、3 元和 4 元,允许投入 1 元、5 角。2.购买商品时投币时间有限制,不得超过 30 秒,在时间到后,自动售货机按不足钱数处理,退还全部硬币(1 元、5 角)。3.能够通过数码管显示投入的钱币的余额。4.每种销售的商品,数量和价格可以进行更改。4.在用数码管显示余额的基础上,增加显示四种商品的价格数量。
    2022-02-04 07:54:07下载
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  • 9. For the key to enter a password lock, assuming that reset after the seven lam...
    9对于输入密码锁的键,假设复位后七个灯显示" 0",使用sw1、sw2、sw3、sw4 4,只需按下并松开任意sw1、sw2键,使七个灯显示值加" 1",只要按下并松开任意sw3、sw4,将使七个灯显示值加" 2"
    2022-10-18 01:25:04下载
    积分:1
  • VHDLexamples
    这里面有很多的vhdl的编程的源代码,文件是全英文的,例子丰富(That there are a lot of vhdl programming source code, documentation is in English, and examples of rich)
    2010-07-13 11:00:53下载
    积分:1
  • Verilog-learning-experience
    初学学习verilog的经验,可以帮助新手以正确的思维方式,学习方法学习。(Verilog learning experience)
    2013-09-30 09:51:04下载
    积分:1
  • 32位ALU
    这个我弄了好久,伤心了。不过,自己喜欢,终于把他给做了出来,过程是相当的复杂,不信。你们可以下下来看看,有不懂得可以咨询我
    2022-03-04 00:04:32下载
    积分:1
  • Hilbert
    说明:  基于altera fpga的fir IP核实现希尔伯特变换,有matlab仿真(Based on Altera FPGA fir IP core to achieve Hilbert transform, matlab simulation)
    2020-10-05 11:27:38下载
    积分:1
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