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视频运动补偿预测块的 verilog代码

于 2023-05-03 发布 文件大小:226.74 kB
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代码说明:

这是一个关于 VLSI 设计项目。主题是压缩的视频中的运动补偿预测块设计。项目包括 RTL 代码,代码验证平台。 项目使用软件的新思科技,例如: 设计编译器 (合成)、 IC 编译器 (布局)...... 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报

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  • 扰码器Verilog
    实现扰码的功能,主要为64位在pcs子层传输的扰码器设计(To achieve the functions of scrambling code)
    2020-10-17 17:27:27下载
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  • BLDCM-based-on-NIOS
    基于NIOSII的无刷直流电机控制器设计 庄任勤 大连海事大学 硕士论文 电力电子与电力传动 2009年6月 本文介绍了无刷直流电机的工作原理,研究了无刷直流电机的PWM调制方式,实现了基于Nios软核的无刷直流电机控制系统的SOPC设计。系统硬件包括以FPGA为核心的控制电路和用于电机驱动的三相全桥逆变电路,对FPGA及其外围设备的选择和逆变电路的设计做了大量研究工作。软件设计包括在Quartusn中用vHDL语言生成的位置检测模块、电机控制模块和PID调节器的IP核以及在 SOPCBullder中实现NioSH软核和外围IP核的定制和控制软件的设计。重点对PID调节器的FPGA实现做了一些探讨。 本文针对逆变电路的工作方式,运用PWM调制技术,做了全桥调制和半桥调制实验,并对实验结果进行了分析。实验表明,本无刷直流电机控制系统运行性能良好,调试方便,开关噪音小,升级换代容易,为后续的研究工作提供了基础和借鉴。(June 2009 based on the NIOSII the brushless DC motor controller design the Zhuang Renqin Dalian Maritime University Thesis power electronics and electric drive)
    2013-05-21 09:50:47下载
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  • FPGA
    verilog编写的QPSK发射机的FPGA部分,已经过验证,完全达到要求。调制矢量误差4%(QPSK transmitter verilog prepared by the FPGA portion, has been proven, fully meet the requirements. Modulation vector error of 4 )
    2013-10-08 14:58:23下载
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  • ADPLL 行为模型
    附加的文件包含 ADPLL 的行为模型。 6 位贸发局用。一个快速的时钟用来计算输入的参考时钟和反馈时钟之间的时间性差异。 贸发局决议是如果快速的时钟速度更快更高。 数字环路滤波器生成 14 数字控制位控制 DCO 的频率。 14 位 DAC 用于方便控制 DCO 由像控制 VCO 的手段。 4330 分隔线用于附加的文件。
    2022-04-18 10:05:08下载
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  • 20181060261-李康_3
    说明:  秒表的实现,有暂停清零功能,Quartus II(Stopwatch realization, has the pause clear function)
    2020-12-26 15:56:03下载
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  • cfg9230
    ad9230的配置程序,差分输入输出,verilog(ad9230 configuration program, verilog)
    2021-03-18 19:09:19下载
    积分:1
  • dma_ahb
    挂靠在AMBA2.0的AHB总线上的DMA装置,用于直接发起数据传输。(Anchored the DMA devices the AHB bus AMBA2.0, for initiating data transfer.)
    2021-03-29 21:49:10下载
    积分:1
  • arccos
    一个求反余弦的cordic算法,整个工程。包括仿真。可以直接打开。(An inverse cosine of the cordic seeking algorithms, the whole project. Including the simulation. Can be directly opened.)
    2009-11-04 22:48:00下载
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  • ATM 实施
    在这里它是 "ATM" 使用 Verilog hdl 语言。希望它会对你有用。 这里是 "ATM" 使用 Verilog hdl 语言。希望它会对你有用。
    2022-03-04 15:14:53下载
    积分:1
  • 整个工程代码
    掌握SDRAM数据读写、刷新、初始化以及FPGA串口收发时序,熟练FIFO IP核的生成和调用。(Master SDRAM data read and write, refresh, initialization and the timing of sending and receiving of the serial port of the FPGA, skilled in the generation and invocation of the FIFO IP core.)
    2019-01-21 17:21:27下载
    积分:1
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