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uart
使用FPGA实现UART收发。支持多种波特率。(Using FPGA to achieve UART transceiver.)
- 2020-11-07 15:29:50下载
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可以在运行时更改 PWM 占空比和期间
•作为一个 PWM 或一个定时器工作。
• 16 位的主要计数器。
• PWM/计时器可以选择横臂接口时钟或外部时钟作为工作时钟之间。
• PWM 可以选择专用的责任周期输入或内部寄存器之间作为源的占空比.
•责任比和周期可以在运行时改变。
•主持通过横臂奴隶界面。
•工作时钟可以降低时钟频率到最多 1/65535 或的原始频率。
•期间登记册也作为计时器目标寄存器模块时在定时器模式。
- 2023-07-14 12:15:03下载
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串行至并行转换器
将串行数据转换为并行的 Verilog 代码。从 rs232 端口的 8 位串行数据转换为 8 位并行数据。
- 2022-08-18 13:45:02下载
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PRBS
代码是伪随机数生成和检测的模块，用于通信行业的FPGA编程。包括VHDL和Verilog两种语言的版本。用于做接口测试。(This module generates or check a PRBS pattern.)
- 2021-05-08 11:58:35下载
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基于Xilinx FPGA的OFDM通信系统基带设计
说明： 使用ISE软件实现OFDM通信系统的框架搭建，完成上板前的仿真工作(Realization of OFDM communication system with ISE software)
- 2019-03-28 10:21:02下载
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verilog-axi-master
说明： Verilog AXI Components Readme
GitHub repository: alexforencich verilog-axi
- 2020-11-04 14:39:51下载
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alu
说明： VHDL实现的算术逻辑计算单元（ALU），包括modersim测试文件，即仿真结果。(VHDL implementation of the arithmetic logic calculation unit (ALU), including modersim test file, the simulation results.)
- 2011-03-26 21:18:01下载
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m_ca7
verilog编写的基于CA算法的m序列发生器，其中验证了多种CA系数来实现m序列。(CA-based algorithm written in verilog m-sequence generator, which verify the CA factor to achieve a variety of m-sequence.)
- 2011-10-26 14:33:59下载
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SD 基于引用 verilog CRC7 计算器
能为 sd 和 eMMC 参考，基于 verilog 的计算器计算 crc7，你会喜欢它。很好，说的源代码是太瘦了，没问题，但是你能感觉到，代码本身是很好的尽你所能 see.also，包含.exe 程序计算，其中你可以竞争。
- 2023-08-31 18:45:04下载
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multiplier_interface
verilog 写的工程，是个基于流水线的乘法器(verilog write the works, is based on a pipelined multiplier)
- 2012-09-21 10:04:54下载
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