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简易数字频率计

于 2023-08-17 发布 文件大小:2.63 MB
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代码说明:

利用FPGA制作的简易数字频率计,简单实用。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • my_booth_mp
    booth algotihm verilog design and test
    2016-06-14 16:02:10下载
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  • 简单的32位RISC CPU内核
    我是在韩国仁荷大学学生。这是项目结果的计算机体系结构。它的 CPU 核心,32 位 RISC 系统。它可以在 300 MIPS opreated。1cycle / 1instruction 系统。它提出简单的哈佛架构。和做简单的算术逻辑。
    2022-01-28 09:03:42下载
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  • Random_Derandom
    通信中加扰/解扰算法。FPGA源代码,verilogHDL语言实现,包含测试程序。(Perturbation/perturbation algorithm. FPGA source code, verilogHDL language implementation, including test procedures.)
    2020-08-12 13:38:27下载
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  • LED
    是一个LED点阵显示屏的原理图,非常详细,适合开发者学习(LED dot matrix display is a schematic diagram is very detailed, for developers to learn)
    2011-11-23 00:51:02下载
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  • SSI_read
    说明:  使用Verilog 编程语言实现对11 bit 编码器SSI输出的读取(Use Verilog to read encoder,it's 11 bit and SSI output)
    2020-12-28 21:09:01下载
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  • fifo_rs232
    从FIFO到到RS232的实现,用于接收和缓存数据(TripAdvisor RS232 FIFO implementation for receiving data and cache)
    2016-08-26 13:57:23下载
    积分:1
  • 16位处理器
    应用背景创建一个新的Quartus II工程将用于在Altera DE2的电路实现—系列板。这个项目应该包含一个包含适当的输入和输出的顶级模块在Altera板端口。实例化你的处理器在顶层模块。使用开关sw15−0驱动该处理器使用开关SW17驱动运行输入DIN输入端口。同时,利用按键KEY0在时钟resetn和KEY1。将处理器总线导线ledr15−0和连接完成信号以LEDR关键技术该项目可用于8位处理器验证。你可以设计你自己的8位处理器,它通过验证代码。该代码用于verilog平台
    2022-03-10 15:55:17下载
    积分:1
  • a_sistolic_FFT_architecture_for_FPGA
    Description of a sistolic arhictecture for a FFT implementation in FPGA.
    2009-03-24 18:12:27下载
    积分:1
  • adpcm verilog编码实现 详细的设计说明
     ADPCM编码的Verilog编码实现,代码有详细的注释,编译通过 内部包含每次设计以及改进文件更新记录,相应的信号说明描述,丰富的注释更好的帮助你掌握ADPCM音频信号编码
    2022-02-21 10:20:57下载
    积分:1
  • APB 2.0 Master
    2022-03-12 21:40:55下载
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