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yuandaima
以GPS为时间基准，实现多传感器器数据同步采集，整合信息后发送 VERILOG语言编写 QUARTUS II环境(GPS-time basis, synchronized multi-sensor data acquisition, integration of information after sending VERILOG language environment QUARTUS II)
- 2014-10-12 19:15:45下载
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pwm virterbi 译码器
维特比译码器使用维特比译码算法采用卷积码进行编码的比特流解码。还有其他算法译码卷积编码的流 （例如，Fano 算法）。维特比译码算法是最耗费资源的但它的最大似然解码。这最常用的约束长度 k 的卷积码译码 < = 10，但值 k = 15 都在实践中使用。由安德鲁 J 制定并发表论文汇刊信息理论、 IT-13 卷，第 260-269 页"错误边界为卷积码和渐近最优解码算法"，在 1967 年 4 月，维特比译码。
- 2022-11-02 02:25:03下载
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LMS_filter
这是自适应滤波器，使用verilog代码来编写的，已通过了仿真，效果很好。希望能给大家好好分享！(This adaptive filter verilog code to write, through a simulation, with good results. I hope to give a good share!)
- 2020-12-08 21:19:19下载
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awb
自动白平衡的verilog实现
通过逻辑实现了白平衡算法(awb design awb design awb design awb design awb design )
- 2012-09-04 13:09:50下载
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基于Verilog的FFT基四64点算法 免费开源共享
基于Verilog的FFT基四算法，该代码实现64点，16位整型的FFT计算，基于Quartus II 13.0版本，工程文件已归类，方便移植。
- 2022-03-10 16:52:45下载
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hilbert_m
基于FPGA的希尔伯特变化的verilog代码(Hilbert change verilog code)
- 2020-10-19 09:37:25下载
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S6_VGA
1。源文件保存在src目录，QII的工程文件保存在Proj目录；
2。程序实现的功能是在VGA显示器上显示彩色条纹，共8种颜色，
可以使用嵌入式逻辑分析仪观测信号；
3。modelsim仿真文件在proj--simulation--modelsim中(1. The source file is saved in the src directory QII project file is saved in the directory Proj 2. The functionality of the program is displayed on a VGA monitor color stripes, 8 colors, you can use the embedded logic analyzer observed signals 3. the modelsim simulation files in the proj- simulation- modelsim)
- 2012-11-04 18:26:48下载
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SoC-Design-DDR3-Controller-master
说明： 难得的soc设计用的ddr3 verilog，可用于学习！！！！！有datasheet ，可仿真(soc ddr3 verilog for study !!)
- 2020-06-22 17:07:57下载
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sample_wave
可以产生8比特的采样波形，非常不错的VHDL程序(Sampling can produce 8-bit waveform, very good VHDL program)
- 2010-10-12 20:03:07下载
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electronic-lock-and-VHDL-design
基于Max+Plus II和VHDL的电子密码锁设计(Based on Max+ Plus II electronic lock and VHDL design)
- 2011-11-17 10:19:40下载
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