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伺服电机主控制系统简单模拟实现
伺服电机主控制模块输入输出特性的简单模拟实现，输入目标电压及反馈的当前电压，输出对电机的控制脉冲波形(The simple simulation of the input and output characteristics of servo motor main control module, the input is target voltage and feedback is the current voltage, the output is the motor control pulse waveform)
- 2017-07-25 11:16:26下载
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dadishu_v1
VHDL实现简单打地鼠游戏机，北邮数电实验(VHDL simple playing hamster games, BUPT number of electric experiment)
- 2020-11-03 13:29:52下载
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EEPROM_at25320a
Commponent for drivering EEPROM memory AT25320 from Avalon bus.
- 2013-11-22 00:04:04下载
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rfid_re
VHDL实现 DDS。大家共享吧，一起学习，一起进步(VHDL realize DDS. U.S. to share it with learning, with progress)
- 2008-05-16 15:12:13下载
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w25q80 spi flash的通用读写模块
//功能描述
//这是一个spiflash的控制程序
//写选择和读选择一样时为空操作
//写选择为1并且读选择为0时使用写模式，写模式下有数据命令的选择
//写选择为0并且读选择为1时使用读模式
//命令和数据的输入都是使用data_in
//地址的输入是使用addr
//目前能使用的只有写入8位的命令（通过data_in），写入数据（通过addr和data_in），读出8位数据（addr和data_out）
//使用时不用检测忙位，模块会自动进行检测
//当完成读或者写时信号spifl_over会出现上升沿
//DO、Dio、cs、spi_clk_out对应spiflash的端口
- 2022-05-26 22:19:07下载
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6_42
An FPGA Implementation of a HoG-based Object Detection Processor
- 2016-04-07 23:42:05下载
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key_debounce-source-code
这是fpga按键消抖的源代码，在很多fpga按键实验中都可以用到，能够进行代码移植。(This is the source code of the FPGA buttons, in many FPGA key experiments can be used, and can carry out code.)
- 2015-10-31 10:19:03下载
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UDP_Core
本人用verilog编写的UDP协议，经测试可用。(I am prepared to use verilog UDP protocol, the test is available.)
- 2021-04-05 04:39:03下载
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edaczcjfq
出租车计费，器设计一个出租车自动计费器，计费包括起步价、行车里程计费、停止和暂停不计费三部分。现场模拟汽车的启动、停止、暂停和换挡状态。分别用四位数码管显示金额和里程，各有两位小数，行程 3公里内，起步费为6元，超过3公里，以每公里1.3元计费(Car repair billing device)
- 2018-05-04 11:34:33下载
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uart_fifo
一份带有FIFO缓存的UART源码，采用verilog编写，实现批量数据的传输，数据缓存量可以通过修改源码中的FIFO的深度来改变。(This is a UART with FIFO. The UART is programmed using verilog, it can transmit or receive batch data. The amount of data buffered can be changed by changing the depth of FIFO.)
- 2021-04-25 22:38:46下载
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