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hdlc
hdlc协议的封装与解析，fsc校验，完整的例程代码(Decode and Encode an HDLC packet ，using FCS16 calculation)
- 2015-09-21 11:20:55下载
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吠陀乘数
它是一种算法，它是用来在超大规模集成电路的乘法2
- 2022-08-13 05:00:33下载
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FPGA控制AD7705进行AD采样verilog代码
FPGA控制AD7705进行AD采样verilog代码，测试了可以直接用
- 2022-11-14 18:50:03下载
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package_control-master
说明： 从github下载的，能够参考设计AXI4的协议接口(AXI4 Verilog template)
- 2019-03-30 16:14:05下载
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GPIO的RTL代码
资源描述通用输入/输出（GPIO） ；在 通用集成电路引脚； ；其行为包括无论是输入或输出引脚可由用户在运行时间 。GPIO引脚没有预定的目的，而去使用默认的。其思想是，有时一个系统集成商，建立一个完整的系统可能需要一把额外的数字控制线，并有这些可从一个芯片，避免了安排额外的电路，以提供他们。例如， ；realtekalc260芯片（音频编解码器）有8个GPIO引脚，从而去使用默认的。一些系统集成商（宏碁公司 ；笔记本电脑）使用第一个GPIO（GPIO0）在打开的alc260 ；放大器 ；用于笔记本电脑的内置扬声器和耳机插孔外 。
- 2022-09-07 07:35:03下载
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crc冗余编码
提供了比较详细的crc编解码，有8、16、24、32可以选择，可以进行重复编码，重复触发，对学习crc有很大帮助，采用了LFSR模式编写
- 2022-04-16 20:45:20下载
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car
基于Xilinx公司的ISE软件开发的智能循迹避障小车的源代码，用Verilog语言，传感器有红外传感器以及超声波传感器(Xilinx' s ISE-based software development intelligent car tracking avoidance source code, using Verilog language, the sensor has an infrared sensor and ultrasonic sensors)
- 2015-03-21 18:06:18下载
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FPGA
数字钟的VHDL语言程序，包含了好几个模块，是毕业设计的优秀程序，值得下载！(VHDL language program of digital clock, contains several modules, is an excellent program, graduation design is worth to download!)
- 2015-08-31 21:07:44下载
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802-11-Frame_E_C
Frame Control field
Retry:
Set in case of retransmission frame
More fragments:
Set when frame is followed by other fragment
Power Management
bit set when station go Power Save mode (PS)
More Data:
When set means that AP have more buffered data for a
station in Power Save mode
- 2016-08-23 17:37:40下载
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1024乘法器
基于32位乘法器和32位加法器的1024位乘法器加法器数量=3乘法器数量=1分别从两块SRAM取数输入，输出写入第三块SRAM
- 2023-01-05 01:40:03下载
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