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divid5_VERILOG
VERILOG实现无分频时钟，包括测试文件，经过验证可用(VERILOG is no difference between the frequency of the clock implementation, including test papers, can be used after authentication)
- 2009-03-30 15:11:30下载
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29335-素材（代码）
说明： 基于fpga的数字图像处理原理及应用源码(The principle and source code of digital image processing based on FPGA)
- 2020-07-02 05:00:02下载
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sst3201读写程序HDL代码
实际应用的代码，实测未发现问题。内部模块划分清晰，使用quartus9.0软件编译，完整的工程。清晰的代码风格，方便读懂代码。
- 2022-03-31 18:39:13下载
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DPLL_TEST
单相数字锁相环 鉴相器 环路滤波器 数控振荡器(Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator)
- 2013-05-17 11:16:13下载
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Kay_algorithm
QPSK调制的载波频偏估计，是一个可以调用的函数。接收端进行了一系列的处理。经典的Kay法(QPSK-carrier frequence offset estimation_ kay )
- 2013-03-18 14:36:29下载
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CMOS 全加法器设计使用 DPL 逻辑
我们目前与另类的内部逻辑结构和通晶体管逻辑样式，导致有降低的功耗-延时产品 （PDP） 设计的两个高速和低功耗全加器细胞。我们开展了反对其他全加法器报告为具有低的 PDP，速度、 功耗和面积的比较。全加法器 0.18 m，与 CMOS 工艺设计和测试使用综合试验台，允许电流取自全加器的投入，除了从电源提供的电流测量。布线后仿真结果表明拟议的全加法器优于参展只有 40%的相对面积的 80%，平均 PDP 优势及其同行。
拟议的系统：
在拟议的方法中，不产生信号内部控制输出多路复用器的选择。的输入的信号，表现出充分的电压摆幅和没有额外的延迟，相反，用来驱动多路复用器，减少整体的传播延迟。为输入的容性负载已减少，因为它仅连接到一些晶体管盖茨和一些排水渠或源的终端。
- 2022-02-04 20:41:46下载
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通信协议FPGA
说明： 本设计是基于FPGA的高速并行接口通信接口和协议设计，该设计使用的是8
位并行接口，通过配置FPGA的FIFO寄存器保证了在高速并行下的数据稳定性，在 最终的测试中，该协议能够稳定传输的速度为80Mbps。(This design is based on FPGA high-speed parallel interface communication interface and protocol design, the design uses 8
Bit parallel interface ensures the data stability under high-speed parallel by configuring the FIFO register of FPGA. In the final test, the protocol can stably transmit at 80 Mbps.)
- 2020-12-11 11:39:19下载
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32位D触发器
D触发器是最简单，最常用，最具代表性的时序元件，它是现代数字系统设计中最基本的底层时序单元，甚至是ASIC设计的标准单元。JK和T触发器都由D触发器构建而来。D触发器的描述包含了Verilog对时序电路的最基本和典型的表达方式，同时也包含了Verilog许多最具特色的语言现象。
- 2022-08-17 11:15:02下载
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md5
MD5 算法在Xilinx FPGA上的实现，希望对大家有用。(MD5 algorithm in Xilinx FPGA Implementation, in the hope that useful to everyone.)
- 2021-04-19 15:18:51下载
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lcd
vhdl code fpga for lcd 2*16
- 2017-09-22 23:15:51下载
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