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Dodge_block
用Verilog实现的基于FPGA的简单避障游戏(A game based on FPGA,using Verilog)
- 2020-07-29 22:38:39下载
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src
假设每个从设备中有可访问APB寄存器16个，位宽均为32比特，16个寄存器的访问地址计算方式为 基址 + 寄存器编号左移２位（byte 偏移）(Assuming that there are 16 accessible APB registers in each slave device, the bit width is 32 bits, and the access address of 16 registers is calculated by base address + register number left shift 2 bits (byte offset).)
- 2020-12-15 13:49:14下载
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Cadence-Allegro-PCB-SI
利用Cadence Allegro PCB SI进行SI仿真分析(Performed using the Cadence Allegro PCB SI SI simulation analysis)
- 2013-08-06 22:17:46下载
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Dcache设计
设计了一款Dcache，两路组相联，使用了LRU的替换算法。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
- 2022-05-05 17:44:29下载
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DES加密算法的VHDL实现,采用流水线技术实现
DES加密算法的VHDL实现,采用流水线技术实现(The VHDL implement of DES encrypt algorithmic)
- 2020-07-01 03:00:02下载
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GUI
1）选择一个语音信号作为分析对象，或录制一段语音信号； 2）对语音信号进行采样，画出采样前后语音信号的时域波形和频谱图； 3）利用MATLAB中的随机函数产生噪声加入到语音信号中，使语音信号被污染，然后进行频谱分析； 4）设计用于处理该语音信号的数字滤波器，给出滤波器的性能指标，画出滤波器的频率响应； 5）对被噪声污染的语音信号进行滤波，画出滤波前后信号的时域波形和频谱，并对滤波前后的信号进行比较和分析； 6）回放各步骤的语音信号，给出相应处理程序及运行结果分析。(1) Select a voice signal as an analysis object, or record a voice signal 2) sampling the voice signal, draw the waveform and frequency spectrum of the time domain before and after sampling the speech signal 3) using the random function in MATLAB generated noise was added to the speech signal, the speech signal to be contaminated, and then spectrum analysis 4) for processing the speech signal, the digital filter design, given the performance of the filter to draw the filter' s frequency response 5) on the noise pollution of the speech signal is filtered, time-domain waveform and spectrum draw before and after filtering the signal before and after filtering, and the signal for comparison and analysis 6) playback of the speech signal for each step, given the results of the corresponding processing procedures and run analysis.)
- 2021-03-18 17:29:19下载
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FPGA 64位除法器 verilog
用verilog语言实现的除法器，实现方式为移位减
- 2023-09-02 08:35:03下载
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FPGA数码管时钟显示
FPGA时钟显示程序，可以按照正常的时间，频率可调，数码管显示00-00-00，中间的-可改。只要采用嵌套的循环结构实现
- 2022-03-18 09:57:48下载
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Verilog DDS发生器的实现
一个从0-1MHZ的正弦DDS发生器，如果你对Verilog语言以及FPGA有兴趣的话，这个可以作为一个入门的教程。有兴趣的朋友们可以来下载，如果有什么不懂的地方可以随时请教楼主，如果代码中有什么问题的话，也可以向楼主提出改正。
- 2022-05-27 11:34:39下载
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基于同步FIFO的异步串口通信发送机的设计与实现
资源描述该程序是在同步FIFO的基础上实现了异步串口通信发送机的功能，首先通过数据产生模块产生数据缓存到FIFO中，然后UATR的tx模块通过检测FIFO中的数据，并将数据发送出去。
- 2023-07-24 03:00:03下载
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