登录
首页 » Verilog » 状态机实现cordic算法

状态机实现cordic算法

于 2023-06-14 发布 文件大小:2.72 kB
0 941
下载积分: 2 下载次数: 1

代码说明:

本代码实现16位数据的sin cos 计算,已经通过测试并且显示正确的波形图文件,仿真通过。在计算是很有帮助。本代码为原创代码,不同于流水线实现,而是以时间换取的面积。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • I2C Slave AND I2C Master
    里面包含I2C Slave以及I2C Master,并且包含仿真程序以及波形文件,本人看了一下,特别好理解
    2022-01-26 00:49:13下载
    积分:1
  • ahb_slave 在先进的单片机总线体系结构
    AHB 总线从控响应由总线主控在系统内发起的转让。从控使用HSELx从解码器的选择信号来确定当应对总线转换。所有其他信号所需的传输,如地址和控制信息,将会生成由总线主控。
    2022-03-26 01:54:22下载
    积分:1
  • 基于Avalon总线的PWM的实现,verlog语言编程
    资源描述基于Avalon总线的PWM的实现,verlog语言编程
    2022-09-14 06:40:03下载
    积分:1
  • ad9467_config1
    说明:  采用Verilog编写AD9467配置文件(Using Verilog to write ad9467 configuration file)
    2020-07-03 15:40:02下载
    积分:1
  • BT656_RGB
    将BT656数据流转换成RGB图像格式的数据(Converting BT656 data stream into RGB image format)
    2021-03-22 09:29:17下载
    积分:1
  • utmi
    介绍USB PHY接口中的UTMI接口, 对使用Verilog进行USB接口编程具有帮助。(This paper introduces UTMI interface in USB PHY interface. It is helpful for programming USB interface with Verilog.)
    2021-03-17 21:39:21下载
    积分:1
  • mypro_synfifo
    基于IP核RAM的同步fifo设计,工程使用Xilinx的开发软件ISE(RAM-based synchronization fifo IP core design, engineering, software development using Xilinx ISE)
    2020-09-22 01:27:56下载
    积分:1
  • adder_array
    adder_array的设计。加法器阵列设计,顶层模块,四步流水,21位(adder_array the design. The adder array design, top-level module, four-step pipeline, 21)
    2013-04-17 00:19:05下载
    积分:1
  • 设计与表征的并行前缀加法器使用 Fpga
    并行前缀加法器(也被称为carrytree
    2022-10-09 12:20:02下载
    积分:1
  • FPGA_DSP
    《FPGA数字信号处理与工程应用实践附光盘》配套源代码(FPGA DSP and their applications with verilog HDL)
    2020-07-01 16:00:01下载
    积分:1
  • 696518资源总数
  • 106182会员总数
  • 24今日下载