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dingshi
定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确(Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct)
- 2013-07-27 10:34:41下载
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Manip_NIOS_1
nios processor example 1
- 2015-05-22 00:17:43下载
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tb_modular
说明： Matlab to hdl code for Least_square testbench
- 2020-06-17 12:20:02下载
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QPSK_System
实现QPSK系统的调制解调仿真，基带成形滤波器采用升余弦滚降滤波器，将仿真的误码率与理论误码率作了比较(Implement QPSK modulation and demodulation simulation system, the baseband shaping filter using Raised Cosine filter will BER simulation were compared with the theoretical BER)
- 2020-12-22 15:39:07下载
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Ssmic13g_hs_nM
中芯国际130nm库文件，在DC综合练习中可以使用，并能帮帮助理解库的含义-DC Ｖｅｒｉｏｇ，已通过测试。
(SMIC 130nm library file, you can use in the DC Comprehensive Exercises, and help to help understand the meaning of the library-DC Veriog has been tested.)
- 2012-07-19 20:25:03下载
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基于AMBA总线的ahb_sram_slave设计资源
基于AMBA总线的sram slave设计，32位总线，支持8/16/32位数据读写，SRAM空间大小是64KB，单周期读写(本设计不支持wait，即hready都拉高)
SRAM是一个单端口（FiFo是双端口，这里就是一边读写就行，就使用单端口），大小是8*8K,支持低功耗（工作状态的功耗是low power standby 状态的几百倍），支持BIST
也预留了DFT port端口，可以有三种Model：function，BIST，DFT
- 2022-08-25 18:20:49下载
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半加器
半加器使用Verilog编码用于Xillinx
- 2022-02-25 13:50:25下载
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Vivado框图设计在zedboard示范基本的硬件
应用背景大多数Zedboard平台创造巨大的项目为示范能力Zedboard。本设计实现了全合成，证明目标Zedboard工作。它集锦GPIO模块和所有的默认命名的单主机双奴隶配置的AXI总线的公约。实例化一块Xilinx互连标准复位块。关键技术新的FPGA的发展发生所有的时间。本设计的基准电流软件Xilinx和Vivado工具自动化。Tcl脚本是不包括在内，用户精通当前工具能够从源中提取数据流。在赛灵思WebPACK创建的项目，而是一个开端的用户可以在伊拉降看信号发送到GPIO块学习互连IP
- 2022-03-06 15:15:37下载
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sin
基于单片机的DDS数字信号发生器设计，可以产生正弦波。三角波等(Design of DDS digital signal generator based on MCU, can produce sine wave. Triangular wave)
- 2013-04-03 18:24:00下载
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lesson38_lcd1602_clander
基于Verilog语言编写的LCD1602显示的日历程序，类似时钟功能值得参考。(LCD1602 shows calendar program based on Verilog language, similar clock function is worth reference.)
- 2019-05-26 09:29:18下载
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