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用VerilogHDL编写的,一个占空比为50%的6分频电路

于 2023-06-23 发布 文件大小:136.55 kB
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代码说明:

用VerilogHDL编写的,一个占空比为50%的6分频电路-prepared using Verilog HDL, a 50% duty cycle for the six sub-frequency circuit

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  • 400rdm
    用于FPGA的学习,大家值得借鉴,可以好好学习一下(this is for fpga and you can use this.)
    2020-06-16 15:20:02下载
    积分:1
  • tdma_code
    tdma参数化模块。可以自动生成2的n次的tdma哥时隙,用户可根据需要自己配置参数(tdma see the number of model lumps. 2 n basis following manner tdma chance possible 以自 dynamic generation, for root needed self-placement see number)
    2013-09-03 21:52:51下载
    积分:1
  • FPGA的专业综合工具,学习此第三方工具的经典教程
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    2022-05-24 03:46:54下载
    积分:1
  • cnv_encd
    程序来自《现代通信系统-使用matlab》英文版 已经调通!并加上了注释。 希望对大家有帮助1(fpga)
    2009-04-02 21:13:00下载
    积分:1
  • CGRA加密算法可重构
    工作机制如下: 1、 系统上电,配置信息由片外加载到片上配置存储器中; 2、 执行某算法前,将此算法所有的配置包写入到配置包存储器中(配置包存储器包含在配置解析单元中); 3、 配置解析单元解析配置索引,从配置存储器中选择相应的配置对可重构阵列及功能模块进行配置; 4、 阵列从外部中读取数据进行计算,计算结果写出到密文寄存器中; 5、 可重构阵列与功能模块计算的中间结果数据只与通用寄存器堆进行交互; 6、 阵列计算的中间结果通过通用寄存器堆缓存;
    2023-05-25 10:10:04下载
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