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VHDL-TESTBENCH
VHDL TESTBENCH书写规范，对学习FPGA的同学很有帮助，掌握仿真语言书写规范。(VHDL TESTBENCH description of the norms, the students learn FPGA helpful, master the language of simulation techniques)
- 2016-12-15 21:33:24下载
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4dbpsk系统的设计实现源码，几个朋友用一个假期的时间协作完成，功能非常好...
4dbpsk系统的设计实现源码，几个朋友用一个假期的时间协作完成，功能非常好-The 4dbpsk system design realization source code, several friends complete it cooperation in one vacation time , the function is extremely good
- 2022-02-04 07:05:28下载
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利用verlilog hdl语言编程，完成了8051内核，非常值得学习硬件描述语言的人看看！...
利用verlilog hdl语言编程，完成了8051内核，非常值得学习硬件描述语言的人看看！-Verlilog hdl programming language to use to complete the 8051 core, very much worth learning hardware description language of the people to see!
- 2023-02-04 05:25:03下载
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Serial_Adder
注意：是verilog语言写的
一bit的全加器，实现4位数的串行加法器，一个时钟能完成一次一bit的全加(Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder)
- 2020-10-30 20:09:55下载
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一个简单的曼彻斯特编码器，将串行数据转换为曼彻斯特编码数据。
A simple Manchester Encoder to convert serial data to Manchester encoded data.
- 2022-06-20 14:27:09下载
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clock-generation
长帧同步时钟的产生， 源码程序，实验好用(Long frame synchronization clock generation, source program, easy to use experimental)
- 2012-10-21 09:52:08下载
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Verilog代码支持IO中断的CPU实现
Verilog代码，支持IO，中断的cpu实现。(Verilog code, support IO, interrupt cpu implementation.)
- 2020-07-05 20:28:59下载
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TimingController
能够实现 LCD时序驱动,通常cpu送出的信号为data bus信号，液晶屏幕并不能正常显示，需要lcd driver(LCD timing controller, usually cpu send out the data bus signal, so the lcd driver can t display normally, need the driver)
- 2011-02-15 21:05:08下载
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8 位修改 Booth 型乘法器
这是基数 4 修改 Booth 型乘法器为 8 位。它可以用于任何大小的操作数的乘法......
- 2022-01-24 13:25:05下载
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ep2c5 实现 逻辑门
verilog语言，quartus 2 仿真
ep2c5 实现 逻辑门
verilog语言，quartus 2 仿真-ep2c5 the realization of logic gates verilog language, quartus 2 Simulation
- 2022-09-08 22:10:08下载
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