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Xilinx公司Accel DSP项目
xilinx accel dsp实例项目工程-xilinx accel dsp project
- 2023-03-09 20:10:02下载
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用vhdl语言 来实现 四位并行加法器的功能 是本科生的必学内容...
用vhdl语言 来实现 四位并行加法器的功能 是本科生的必学内容-Using VHDL language to realize four parallel adder function is a must for learning the content of undergraduate
- 2022-05-12 13:50:07下载
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sdh_pointer_deal
文件描述的是SDH 指针处理和系统同步代码 veriolg(SDH pointer processing and system synchronization code veriolg of file Description)
- 2012-09-07 16:17:40下载
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gmsk
产生高斯最小相移键控信号的阐述仿真，包括调制解调、信道模型等。(Simulation program to realize GMSK transmission system)
- 2020-11-14 19:49:42下载
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sync-and-asyn_FIFO_verilog
同步与异步FIFO的verilog实现，包括源代码，testbench，测试以及综合通过，还有相关参考资料(Synchronous and asynchronous FIFO verilog achieve, including source code, testbench, test and integrated through, as well as related references)
- 2021-03-07 14:19:29下载
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设计并制作一个14键单音电子琴预先存入一些曲谱电路在4Hz的时钟控制下自动播放
通过220V电源适配器给电路提供工作电源...
设计并制作一个14键单音电子琴预先存入一些曲谱电路在4Hz的时钟控制下自动播放
通过220V电源适配器给电路提供工作电源-Design and production of a 14-key electric piano tone into a number of music scores advance in 4Hz clock circuit under the control of automatic play through 220V power adapter to provide power to the circuit
- 2022-02-12 16:37:51下载
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wide_cbf
宽带波束形成，设计FIR滤波器系数。带宽为500Hz--700Hz,采样率为3000Hz，对白噪声序列进行滤波，即得到有限带宽的宽带时域信号(Broadband beamforming design FIR filter coefficients. Bandwidth of 500Hz- 700Hz, sampling rate of 3000Hz, filtered white noise sequence, ie limited bandwidth broadband time domain signal)
- 2013-03-19 09:40:45下载
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vhdl programming from beginner level
vhdl programming from beginner level
- 2022-02-04 01:13:09下载
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clk_generator
时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)
- 2013-08-18 09:29:42下载
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Traffic Light controller
此代码帮助您在spartan系列fpga上设计交通灯控制器，并使用FSM模型进行设计，使设计更简单，也更易于理解；
- 2023-04-26 14:35:04下载
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