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修改后的展位乘法的两个华莱士算法签名和签名二进制数

于 2023-07-28 发布 文件大小:896.70 kB
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代码说明:

这个项目修改后的展位华莱士算法给出了所需的方法来实现一种高速度和高性能并行计算的复数模拟乘法器。设计的结构使用基数 4 修改 Booth 算法和华莱士树。这两种技术来加速增殖过程,作为他们的能力,以减少局部产品代到 11/2 和压缩部分产品期限按比例为 3 ∶ 2。尽管如此,携带保存加法器 (CSA) 是用来增强系统的加法过程的速度。设计了系统有效地使用 VHDL 代码为 8 x 8 位签署数字和成功的模拟. Booth 型乘法器可以减少迭代步长,以执行乘法比较常规步骤操作次数。Booth 算法 "扫描" 乘法器操作数,并跳转到链的这种算法可以减少产生相对于常规的乘法算法,每个位的乘数乘以与被乘数和部分产品对齐和加在一起的结果所需的加法次数。更有趣的是加法次数是数据依赖

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  • rc6 加密
    此代码是加密实现在 vhdl。在加密、 RC6 (Rivest Cipher 6) 是一种对称密钥 块密码从RC5派生。它是由Ron Rivest、马特 Robshaw、 雷西德尼和益群丽莎贤以满足高级加密标准(AES)竞争的要求设计的。该算法是一个五个入围者,和也提交给湖怪兽和CRYPTREC项目。它是一种专有
    2023-04-17 09:45:04下载
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  • CPUver2
    这是一个有关单周期CPU设计的一个参考,里面顶层模块已经写好,而其他模块的内容则是以注释的形式存在,如果要跑这个代码的话,把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。( 翻译关闭即时翻译 英语 中文 德语 检测语言 中文(简体) 英语 日语 这是一个有关单周期CPU设计的一个参考,里面顶层模块已经写好,而其他模块的内容则是以注释的形式存在,如果要跑这个代码的话,把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。 This is a reference about a single cycle CPU design, top-level module which has been written, and the contents of the other modules exist in the form of comments, if run this code, those codes include the commented out and then each module is uncommented to commented code.)
    2016-05-15 15:59:07下载
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  • ADC-Parameter
    外部ADC采集数据,存为数组文件。通过程序读入,然后即可求出ADC的SNR、SINAD、THD、ENOB等。(External ADC data collection, stored as an array of documents. Read through the program, then the ADC SNR, SINAD, THD, ENOB can be calculated.)
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  • Input_filter
    Module for filtering input digital signal
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    PrimeTime Intro to STA -PrimeTime Intro to STA
    2022-12-10 13:05:05下载
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  • ss
    it is a new describng system for it field
    2018-02-05 22:48:15下载
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    FPGA的仿真实例,Verilog代码编写,过程详尽,代码易懂。-FPGA simulation examples, Verilog coding, the process in detail, code easy to understand.
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    关于VHDL和verilog的数码管显示程序,写的很好,值得参考。(About VHDL and verilog digital tube display program, write well, worth considering.)
    2014-08-01 11:00:51下载
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  • smartWasher
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