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此程序用通过PFGA用VHDL语言实现了傅立叶变换，希望对大家有用...
此程序用通过PFGA用VHDL语言实现了傅立叶变换，希望对大家有用
- 2022-06-25 23:29:26下载
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Serial_Adder
注意：是verilog语言写的
一bit的全加器，实现4位数的串行加法器，一个时钟能完成一次一bit的全加(Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder)
- 2020-10-30 20:09:55下载
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基于ＦＰＧＡ平台，实现了直接数字频率合成。
基于ＦＰＧＡ平台，实现了直接数字频率合成。-FPGA-based platform, to achieve a direct digital frequency synthesis.
- 2022-03-01 23:16:21下载
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psk_rician-channel-MATLAB
QPSK在赖斯信道下的模拟仿真，包括K=6和K=10下的情况(QPSK in, Laisi Xin Road, under the simulation, including the case of K = 6 and K = 10 under)
- 2013-04-26 21:30:18下载
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DDC
说明： 数字下变频verilog实现，项目中常用模块(apply the digital down frequency in my project)
- 2020-12-08 11:29:20下载
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VHDL basic arithmetic library, a very handy! !
VHDL的基本数学运算库,非常好用-VHDL basic arithmetic library, a very handy! !
- 2023-01-24 20:00:03下载
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sdram_module3
能够实现16位的SDRAM的读写，没有仿真文件，只有SDRAM读写的源代码，用Verilog编写(can complete read or write sdram， only include Verilog code and no simulation files)
- 2013-11-25 12:43:11下载
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FPGA.Implementations.of.Neural.Networks
FPGA神经网络设计（影印本），全英文，很有用(FPGA neural network design (photocopies), all in English, very useful)
- 2008-05-21 21:14:28下载
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seg7
SEG7数码管显示示例程序，适用于ALTERA的CPLD(SEG7 digital display sample program of ALTERA CPLD)
- 2012-05-31 10:29:25下载
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VHDLFIFO
用Verilog 写一个8x16 的FIFO，完成先入先出的功能，并且在FIFO读空时输出EMPTY
有效信号，读指针RP 不再移动；FIFO 写满时输出FULL 有效信号，并且即使WR 有效也
不再向存储单元中写入数据(写指针WP 不再移动)。
(NO)
- 2020-09-20 20:17:51下载
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