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测试人体视觉的反应时间,可以作为vhdl编程的练习之用,也可以更进一步的开发成为具有商业价值的产品,这里面只是能够实现测试人体视觉反应时间的基本功能的程序...

于 2022-10-07 发布 文件大小:474.59 kB
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测试人体视觉的反应时间,可以作为vhdl编程的练习之用,也可以更进一步的开发成为具有商业价值的产品,这里面只是能够实现测试人体视觉反应时间的基本功能的程序-Test of human visual reaction time, can be used as VHDL programming exercises used can also be further developed into products with commercial value, there is only able to realize the human visual reaction time test the basic functions of the procedures

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  • 基于FPGA的ELM仿真
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    2022-07-18 22:42:33下载
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  • am
    基于FPGA的用verilog语言写的,改程序可产生不同调制系数和不同频率的AM波,长按按键切换调制度25 、50 、75 和短按按键切换调制信号频率1k、1.5k、2k、2.5k.(Based on the FPGA using verilog language, change the program can produce different coefficients and different frequency modulated AM wave, long press the button to switch the modulation of 25 , 50 , 75 and short press button to switch the modulation signal frequency 1k, 1.5k, 2k, 2.5k.)
    2013-10-14 22:14:56下载
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  • 《Verilog HDL 程序设计教程》7
    《Verilog HDL 程序设计教程》7-"Verilog HDL Design Guide," 7
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  • LM
    用于生成adams或recurdyn所需的路面不平度,用于悬架或其他的仿真(Adams or recurdyn used to generate the required road roughness for suspension or other simulation)
    2013-10-15 17:38:48下载
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  • FPGA_AD7822
    基于FPGA的AD转换控制器设计,AD7822,quartus II,verilog hdl(A Design of the A/D Convertion Control Module Based on FPGA)
    2011-08-26 15:06:18下载
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  • main
    完整的GMSK调制及维特比译码,程序中包括了高斯滤波器的设计,调制相位的计算,并采用了维特比译码算法解调出原始码元,最后计算了其误码率。(Complete GMSK modulation and Viterbi decoding, the program includes a Gaussian filter design, the calculation of the phase modulation, and uses the Viterbi algorithm demodulates the source element, the final calculation of the bit error rate.)
    2020-11-03 16:19:54下载
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  • shukongfenpinqi
    数控分频器的设计 数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,例3的数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法是将计数溢出位与预置数加载输入信号相接即可。(NC NC divider divider design of its function is when the input given different input data, input the clock signal will have different frequency than, for example 3 is to use the NC prescaler count preset value of the adder parallel counter design is completed, the method is to count the number of overflow bit with preset load to the input signal phase.)
    2008-12-13 09:56:51下载
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    (1)距离算法研究和设计; (2)采用FPGA/CPLD实现。 -(1) distance algorithm and design (2) using FPGA/CPLD implementation.
    2022-08-13 17:17:05下载
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    the transmitter and receiver modules for serial communication
    2022-07-22 02:02:39下载
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