登录
首页 » VHDL » FPGA设计的I2C总线控制器的MASTER端的程序

FPGA设计的I2C总线控制器的MASTER端的程序

于 2022-03-14 发布 文件大小:4.04 kB
0 161
下载积分: 2 下载次数: 1

代码说明:

FPGA设计的I2C总线控制器的MASTER端的程序-FPGA Design of I2C Bus Controller MASTER-side procedures

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • TCM_Modulation
    TCM编码的调制端,采用8PSK,2/3码率的卷积码的matlab程序(TCM coded modulation client, using 8PSK, 2/3 code rate of convolutional codes of matlab program)
    2021-04-20 00:08:51下载
    积分:1
  • RS232 data transmitter, suitable for beginners VHDL reference
    RS232数据发送器,适合于VHDL的初学者参考-RS232 data transmitter, suitable for beginners VHDL reference
    2022-03-15 09:13:00下载
    积分:1
  • 网卡的IP核,下载即可用,解压到指定目录下就可以了,参照里面的read me.
    网卡的IP核,下载即可用,解压到指定目录下就可以了,参照里面的read me.-NIC
    2022-03-01 02:33:22下载
    积分:1
  • FPGA-基于fpga的PWM
    一段很好地讲述PWM的VHDL硬件代码,可以在不同SOPC上运行实现
    2022-01-30 19:23:51下载
    积分:1
  • 二进制除法器,采用移位相减的方法实现,位数可调
    二进制除法器,采用移位相减的方法实现,位数可调-The source code of a divider
    2023-08-14 00:00:02下载
    积分:1
  • FPGA
    无线通信FPGA实现的代码 有matlab和verilog(FPGA implementation of wireless communication code matlab and verilog)
    2012-09-17 10:39:40下载
    积分:1
  • 8位相等比较器,比较8位数是否相等
    8位相等比较器,比较8位数是否相等 -- 8-bit Identity Comparator -- uses 1993 std VHDL -- download from www.pld.com.cn & www.fpga.com.cn-eight other phase comparators, Comparing the same whether the median 8-- 8-bit Identity Comparator-- uses 1993 std VHDL-- download from www.pld.com.cn
    2022-06-21 10:57:15下载
    积分:1
  • PWM
    verilogHDL语言编写,简单的FPGA脉冲程序,初学者必备。(verilogHDL language, a simple FPGA pulse program, beginners must.)
    2012-12-27 11:54:45下载
    积分:1
  • 《Verilog HDL 程序设计教程》2
    《Verilog HDL 程序设计教程》2-"Verilog HDL Design Guide," 2
    2022-03-04 04:35:38下载
    积分:1
  • bit // Data port, granularity 8
    // -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : Unknown, Use with caution! // Description Specification // General Description: 8, 16, 32-bit WISHBONE Master // Supported cycles: MASTER, READ/WRITE // MASTER, BLOCK READ/WRITE // MASTER, RMW // Data port, size: 8, 16, 32-bit // Data port, granularity 8-bit // Data port, Max. operand size 32-bit // Data transfer ordering: little endian // Data transfer sequencing: undefined-//-*- Mode: Verilog-*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : Unknown, Use with caution! // Description Specification // General Description: 8, 16, 32-bit WISH
    2023-03-16 01:05:04下载
    积分:1
  • 696518资源总数
  • 106174会员总数
  • 31今日下载