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电子表，实现计时记分计秒的功能，同时可以对时分秒进行校正，实现调时功能。...
电子表，实现计时记分计秒的功能，同时可以对时分秒进行校正，实现调时功能。-Electronic watches, time points of dollars to achieve a second function, at the same time when the minutes and seconds can be calibrated to achieve when the transfer function.
- 2022-06-03 13:45:21下载
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Serial_Adder
注意：是verilog语言写的
一bit的全加器，实现4位数的串行加法器，一个时钟能完成一次一bit的全加(Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder)
- 2020-10-30 20:09:55下载
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基于EDA技术的数字密码锁源程序代码,大学实训用的着
基于EDA技术的数字密码锁源程序代码,大学实训用的着-EDA-based Digital code lock source code, used by the University Training
- 2022-02-12 12:31:41下载
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8051core
8051core-Verilog FPGA的51单片机内核源代码!
-8051core-Verilog FPGA 51 Singlechip kernel source code!
- 2023-02-06 02:20:03下载
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2-ADC—单通道（DMA读取）
说明： STM32F103 ADC 通过DMA进行读取(STM32F103 ADC reads by DMA)
- 2020-08-20 15:36:26下载
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VerilogHDL_advanced_digital_design_code_Ch4
Verilog HDL 高级数字设计源码 _chapter4(Advanced Digital Design Verilog HDL source _chapter4)
- 2007-11-27 10:10:43下载
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This is what I found online vhdl language used to write the sdram controller cod...
这是我从网上找到的用vhdl语言写的sdram控制器的代码。我的邮箱：wleechina@163.com-This is what I found online vhdl language used to write the sdram controller code. My mail : wleechina@163.com
- 2022-03-26 03:30:04下载
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vhdl的一个串行序列信号发生器的设计与实现
vhdl的一个串行序列信号发生器的设计与实现-vhdl sequence of a Serial Signal Generator Design and Implementation
- 2022-04-24 02:34:50下载
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eth_send
清华大学sdr项目，网口代码。Verilog编写。很实用。希望大家喜欢。(Tsinghua University sdr project, network interface code. Verilog preparation. Very practical. Hope you like it.)
- 2010-09-26 14:43:28下载
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rs232
基于 hdl语言的re232通信实验的设计，程序简单明了，一学就会(rs232 communication)
- 2012-03-26 21:41:47下载
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