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verilog实现二维卷积设计

于 2023-08-23 发布文件大小:11.81 kB

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代码说明：

利用Verilog实现了二维卷积的操作，输入特征图尺寸为7x7，卷积核尺寸为5x5，分别使用了折叠、脉动阵列行固定、脉动阵列权重保持三种硬件实现设计方法来完成二维卷积的设计。

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