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uart_fifo
一份带有FIFO缓存的UART源码，采用verilog编写，实现批量数据的传输，数据缓存量可以通过修改源码中的FIFO的深度来改变。(This is a UART with FIFO. The UART is programmed using verilog, it can transmit or receive batch data. The amount of data buffered can be changed by changing the depth of FIFO.)
- 2021-04-25 22:38:46下载
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系统设计
说明： 基于PCF8591数模转换和DDS技术的信号发生器系统设计(Design of Signal Generator System Based on PCF8591 Digital-to-Analog Conversion and DDS Technology)
- 2020-06-21 02:20:01下载
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sph-original-codes
SPH的原始代码，希望可以帮到大家啊关于模拟poiseuille的(simulate poiseuille fuild)
- 2020-10-22 10:27:23下载
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黑金Alinx开发板DDR2读写控制器
应用背景该工程为黑金Alinx开发板配套项目，实现了实时视频采集与处理，代码架构完整清晰，非常适合视频处理算法的移植。关键技术该工程主要完成PAL制视频BT656格式的解码，视频数据DDR2存取，双线性插值放大及VGA输出，值得希望学习Altera ddr2 ip的同学参考借鉴~
- 2022-04-28 23:42:59下载
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Cordic_matlab
实现自然对数运算的cordic算法的matlab浮点仿真，以及针对FPGA硬件平台的定点仿真测试(Achieve natural logarithm of cordic algorithm matlab floating point emulation, and FPGA hardware platform for fixed-point simulation testing)
- 2013-11-01 15:10:09下载
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DE2_CCD_sobel
通过摄像头图像的提取，在FPGA开发板上实现的，主要实现了图像轮廓的提取(Extraction of the image through the camera, in the FPGA implementation of the development board, the main achievement of the image contour extraction)
- 2020-07-22 17:48:45下载
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256M_sdram_OK
改自特权同学verilog语言写sdram测试程序；支持256M内存(verilog sdram )
- 2013-12-23 16:15:43下载
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带控制器的数据通路实现链表读和累加
一个自定义的内存，存储了一个链表，通过数据通路访问内存，读取数据，计算链表累加和，数据通路的控制器由一个有限状态机组成，实现了多状态下控制信号的产生，计算的结果回写到内存制定单元。整个过程介绍了有限状态机的设计以及数据通路控制的基本原理
- 2022-02-18 16:49:10下载
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vey2v585
该代码实现了俄罗斯方块旋转，左右移动，快速下降，计分和VGA显示等基本功能(This code realizes the basic functions of Russian square rotation, left-right movement, rapid decline, scoring and VGA display.)
- 2020-06-17 19:00:01下载
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上下LED计数器
上下LED计数器
- 2022-04-02 04:30:33下载
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