登录
首页 » VHDL » within waveform generator, Adder, classic dual

within waveform generator, Adder, classic dual

于 2023-09-02 发布 文件大小:44.06 kB
0 42
下载积分: 2 下载次数: 1

代码说明:

内有波形发生器,加法器,经典双进程状态机,伪随机熟产生器,相应加法器的测试向量,16×8bit RAM,FIFO,通用RAM等源程序-within waveform generator, Adder, classic dual-process state machine, cooked pseudo-random generator, the corresponding Adder test vector, 16 x 8bit RAM, FIFO, etc. source generic RAM

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • pipelined_fft_256
    verilog编写的并行256点fft代码(Verilog prepared parallel 256 points fft code)
    2017-06-28 21:56:53下载
    积分:1
  • 8051MCU in the FPGA to achieve the source code, using VHDL language
    8051MCU在FPGA上实现的源代码,用VHDL语言编写-8051MCU in the FPGA to achieve the source code, using VHDL language
    2022-02-22 06:28:53下载
    积分:1
  • SRAM
    进阶实验之SRAM测试,由verilog编写,可直接对sram进行存写(Advanced SRAM test experiments, written by the verilog, can be stored directly on the sram write)
    2011-08-18 01:58:56下载
    积分:1
  • yidong_top_xu
    本实验实现了一个小的乒乓游戏,VGA显示,代码下载的FPGA板子上验证通过,效果很好。(The experimental realization of a small ping-pong game, VGA display, download the code verified by the FPGA board, with good results.)
    2011-11-01 19:37:44下载
    积分:1
  • VHDL描述的自定义交织器
    交织器主要是对输入数据按照一定的规则打乱以便减少数据中过长的连0或者连1的出现。交织矩阵为行列矩阵,msgin为输入比特,msgout为交织输出比特,row和rol为交织器的行和列,可以通过改变col改变交织深度。先把输入的比特流数据改变为一个矩阵,再按照一定的方式输出为比特流数据
    2022-03-15 22:36:53下载
    积分:1
  • generate-white-noise-with-fpga
    一共7篇文章,介绍了使用fpga产生任意分布白噪声的方法,值得借鉴(A total of seven articles, describes using fpga to generate arbitrary distribution of white noise, it is worth learning)
    2012-12-21 16:41:35下载
    积分:1
  • VerilogHDL.自动增益控制模块中产生控制电压的部分
    VerilogHDL.自动增益控制模块中产生控制电压的部分-VerilogHDL. Automatic Gain Control Module have some control voltage
    2022-06-19 20:17:38下载
    积分:1
  • 这是一个控制芯片CPLD 1394的verilog程序,可以参考应用。
    这是一段控制1394芯片的cpld的verilog程序,可以参考,在实际项目中已经采用.-This is a control chip cpld 1394 Verilog the procedures, they can refer to the actual project has been adopted.
    2022-03-11 06:04:09下载
    积分:1
  • Roy dsd
    说明:  basic verilog code on siso, piso, sipo
    2020-06-25 18:40:01下载
    积分:1
  • 全加器结构描述是从设计实体的内部结构对结构体进行描述的,并给出该实体所包含的模块或元件的相互连接关系...
    全加器结构描述是从设计实体的内部结构对结构体进行描述的,并给出该实体所包含的模块或元件的相互连接关系-fulladd
    2022-01-27 10:12:46下载
    积分:1
  • 696524资源总数
  • 103791会员总数
  • 67今日下载