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basys3_timing
基于Basys3的数字钟实例，主要用于Basys3、vivado开发环境入门。源码使用VerilogHDL(Based on digital clock instance Basys3, mainly for Basys3, vivado development environment started. Use Code VerilogHDL)
- 2016-03-06 11:08:18下载
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vga 控制器
这是语言代码的 vga 控制器，为使用 fpga 德 70 altera 和使用 quartus，
此过程描述的水平像素计数器的操作。同步设置计数器为零 fpga_reset_n 应用时。计数器上的每个像素时钟的上升沿的递增。水平像素计数器的范围是 [0,793]。当计数器达到 793 时，它翻转为零在下一个周期。因此，该计数器有 794 像素时钟的期间。同为 25 MHz 的像素时钟，这一段时间的 31.76 μ s 转化。
- 2022-07-24 06:02:42下载
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UART_RX_
说明： fpga串口的发送程序基于verilog语言拿走不用谢。(The sending program of FPGA serial port is based on Verilog language.)
- 2020-06-18 04:00:01下载
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chengxu
设计制作一个可容纳4组参赛者的数字智力抢答器，每组设置一个抢答按键；
电路具有一第一抢答信号的鉴别和锁存的功能。在主持人将系统复位并发出抢答指令后，若参加者按抢答键，则该组指示灯亮并用组别显示抢答者的组别。此时，电路具有自锁功能，使别组的抢答开关不起作用。
设置计分电路。每组在开始时预置成6分，抢答后主持人计分，答对一次加1分。(The design can accommodate a the Entrants digital intellectual Responder, each set answer in a key circuit has a first answer in the signal to identify and latch functions. Host to the system reset and sent the answer in instruction, participants answer in key, the group of the group light and display the answer in the group. At this point, the circuit has a self-locking function does not work in other groups to answer switch. Set Scoring circuit. Preset six points each at the beginning of the answer in scoring after the host, answer time, add 1 point.)
- 2012-06-10 12:58:44下载
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16QAM
说明： 在quartus上运行16QAM仿真，实现在modelsim上的波形仿真(Running 16QAM simulation on quartus)
- 2020-04-27 18:24:11下载
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FIR
FIR滤波器的VHDL源代码及测试文件，已通过编译仿真，绝对正确。(FIR filter VHDL source code and test files, has passed the compiled simulation, absolutely correct.)
- 2021-04-15 11:08:54下载
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verilog滤波器仿真
verilog程序仿真滤波器
16阶 运用加法器和乘法器 40KHZ
16位并入并出
- 2022-03-18 13:07:36下载
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测试AD9226采集数据能力，并将数据发送到串口显示为电压值。
测试AD9226采集数据能力，并将数据发送到串口显示为电压值.采用的是cyclone iv的FPGA。
- 2023-02-03 05:35:05下载
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03_hbf_test_128m22
半带滤波器，工作在采样率122.88Msps上(Half-band filter, working at the sampling rate of 122.88 Msps)
- 2020-12-23 10:59:07下载
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cntrlr
verilog code for bus controller
- 2014-03-19 15:17:24下载
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