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AD7982_IF
ＡＤ转换代码，主要练习，没有具体的功能可以实现的，因为只是一部分(AD conversion code, practice, no specific function can be realized, because only part)
- 2014-06-14 09:01:03下载
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infrared_receive
红外接收处理，根据外部波形记录波形的高低电平时间，从而得到波形数据。(Infrared receiver processing, according to the external waveform waveform record high and low times, resulting waveform data.)
- 2013-09-27 11:09:02下载
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FFT_top_5
方案组成模块及系统框图
本方案设计主要由以下模块组成
1：顶层模块
2：数据输入排序模块
3：系统控制模块
4：RAM控制器模块
5：ROM控制器模块
6：蝶型单元模块(Program composition module and system diagram
The design of this scheme is mainly composed of the following modules
1: top module
2: data input sorting module
3: system control module
4:RAM controller module
5:ROM controller module
6: butterfly type unit module)
- 2017-08-23 16:23:54下载
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weifen-program
基于FPGA微分程序代码及其电路驱动程序(Based on FPGA differential program
)
- 2011-12-19 12:17:59下载
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24x24-booth
可用的24位x24位的booth乘法器的verilog代码(24X24 booth muplily)
- 2011-06-09 17:59:26下载
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VHDL洗衣机控制器设计
洗衣机控制器的实现功能： 1.使用了一个按键实现洗衣程序的手动选择，在洗涤、漂洗、脱水、漂洗+脱水、洗涤+漂洗+脱水五个模式中进行自由选择。 2.用灯显示洗衣机的工作状态，在设计中共使用了6个LED 灯，其中三个灯显示洗衣机的工作模式（共五种模式），另外三个灯显示工作模式中正在进行的工作模式。 3.数码显示管倒计显示每个状态的工作时间，并且也可显示预约的时间。 4.全部过程结束后，会发出一个结束信号，会发出一个5秒的持续报警信号。 5.一个按键实现暂停洗衣和继续洗衣的控制，暂停后继续洗衣应回到暂停之前保留的状态，并且设置一个灯，当洗衣机暂停时，灯亮，继续运行时，灯灭。 6.三个过程的时间使用者可自行设定，系统默认是设定好的时间，使用者如想改变时间，可拉低系统默认按钮，再分别拉高button1、button2、button3，每拉高一次，相应时间+1。
- 2022-07-12 06:03:43下载
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shuzi
讲述了全数字信号发生器部分频率值测算的表格(Full digital signal generator frequency value calculation form
)
- 2011-12-17 00:55:01下载
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系统设计
说明： 基于PCF8591数模转换和DDS技术的信号发生器系统设计(Design of Signal Generator System Based on PCF8591 Digital-to-Analog Conversion and DDS Technology)
- 2020-06-21 02:20:01下载
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FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用...
FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用-FPGA VERILOG using DCFIFO realize cross-clock domain data transfer, has been verified, directly available
- 2022-04-17 14:15:55下载
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DEMO_CAM_LCD
说明： 实现了从摄像头读取数据到液晶的显示，利用了cycloneV 和康欣的开发板资源(It realizes the display of reading data from camera to liquid crystal.)
- 2019-07-05 15:25:36下载
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