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  1. 编程语言：Vivado
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▍1. Bayer2RGB

  Bayer 转RGB Verilog代码实现。。5*5 窗口。在工程中应用的(Bayer to RGB Verilog code implementation. 5*5 window. Applied in Engineering)

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2020-12-14发布
VHDL/FPGA/Verilog Vivado

▍2. lab6

说明：  使用vivado和Xilinx开发板实现VGA图像显示，开发板为Xilinx Artix-7(Using vivado and Xilinx development board to realize VGA image display, the development board is Xilinx artix-7)

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2020-12-08发布
VHDL/FPGA/Verilog Vivado

▍3. 组成原理实验一

说明：  实验要求，建立完整的工程，工程中包括自己编写的adder模块，adder_display模块（已在群文件中提供），testbench.v（仿真文件）文件（已在群文件中提供），lcd_module.dcp(Experimental requirements)

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2020-11-30发布
其他 Vivado

▍4. 电梯控制器报告(Verilog实现)

  实现一个简单的电梯控制器,能够完成一个四层电梯的控制(The realization of a simple elevator controller, to complete a four storey elevator control)

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2020-11-09发布
单片机开发 Vivado

▍5. 计算机体系结构实验

  实现PFGA CPU设计 以及logitsim的文件及编译代码(Implementing PFGA CPU Design)

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2020-09-26发布
嵌入式/单片机/硬件编程 Vivado

▍6. 计算机体系结构实验

说明：  实现PFGA CPU设计 以及logitsim的文件及编译代码(Implementing PFGA CPU Design)

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2020-09-26发布
嵌入式/单片机/硬件编程 Vivado

▍7. LowPassFilter

说明：  内部含3个模块，使用DDS产生200k与500k的正弦波，两者相加后过数字低通滤波（通带0-200k，阻带400k以上），并将波形输出，实测FFT分析中看不到500k分量。其中数字滤波器采用MATLAB设计（FIR+等波纹，阻带衰减-80dB）(There are three modules in the system. DDS is used to generate 200K and 500K sine waves. After adding the two modules, the digital low-pass filter (passband 0-200k, stopband above 400k) is used, and the waveform is output. 500K component can not be seen in the actual FFT analysis. The digital filter is designed by MATLAB (FIR + equal ripple, stopband attenuation - 80dB))

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2020-09-09发布
VHDL/FPGA/Verilog Vivado

▍8. 06_pll_test

  基于Xilinx Spartan6系列的fpga的锁相环实现(Based on Xilinx Spartan6 series fpga PLL implementation)

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2020-09-08发布
其他 Vivado

▍9. 06_pll_test

说明：  基于Xilinx Spartan6系列的fpga的锁相环实现(Based on Xilinx Spartan6 series fpga PLL implementation)

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2020-09-08发布
其他 Vivado

▍10. UART

说明：  串口通信vivado实现，带有仿真文件，可实现数据收发(the uart program based on vivado)

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2020-07-02发布
VHDL/FPGA/Verilog Vivado

▍11. 29335-素材（代码）

说明：  基于fpga的数字图像处理原理及应用源码(The principle and source code of digital image processing based on FPGA)

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2020-07-02发布
VHDL/FPGA/Verilog Vivado

▍12. FPGA实现的NandFlash控制器（带ECC）文档_源代码

说明：  NAND_flash的控制器代码，能够较好的实现读写擦除的功能，同时带有ECC的纠错模块，这样使得该部分更具趋于完全(NAND_flash controller code, can better implement the function of read and write erasers, and with ECC error correction module, so that the part is more complete)

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2020-06-30发布
串口编程 Vivado

▍13. 30_video_ethernet

  基于FPGA的视频图像以太网传输，编译软件为vivado 2017(Video image Ethernet transmission based on FPGA.)

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2020-06-22发布
嵌入式/单片机/硬件编程 Vivado

▍14. 30_video_ethernet

说明：  基于FPGA的视频图像以太网传输，编译软件为vivado 2017(Video image Ethernet transmission based on FPGA.)

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2020-06-22发布
嵌入式/单片机/硬件编程 Vivado

▍15. clk_freq

  时钟分频，通用模块，可以分出任意频率时钟，FPGA Verilog(clock divider fpga verilog)

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2020-06-22发布
其他 Vivado

▍16. clk_freq

说明：  时钟分频，通用模块，可以分出任意频率时钟，FPGA Verilog(clock divider fpga verilog)

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2020-06-22发布
其他 Vivado

▍17. uart

  串口通信通用模块，FPGA Verilog语言 ise，vivado环境(uart,FPGA Verilog, ise,vivado)

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2020-06-22发布
VHDL/FPGA/Verilog Vivado

▍18. uart

说明：  串口通信通用模块，FPGA Verilog语言 ise，vivado环境(uart,FPGA Verilog, ise,vivado)

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2020-06-22发布
VHDL/FPGA/Verilog Vivado

▍19. ctc8

  该文件能够实现Xilinx平台FPGA芯片流水灯实验，能够看到绿色的8盏灯依次点亮(This file can realize the Xilinx platform FPGA chip pipelining lamp experiment, and can see eight green lights turn on in turn.)

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2020-06-21发布
其他嵌入式/单片机内容 Vivado

▍20. ctc8

说明：  该文件能够实现Xilinx平台FPGA芯片流水灯实验，能够看到绿色的8盏灯依次点亮(This file can realize the Xilinx platform FPGA chip pipelining lamp experiment, and can see eight green lights turn on in turn.)

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2020-06-21发布
其他嵌入式/单片机内容 Vivado

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